JPH09167832A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH09167832A JPH09167832A JP7327481A JP32748195A JPH09167832A JP H09167832 A JPH09167832 A JP H09167832A JP 7327481 A JP7327481 A JP 7327481A JP 32748195 A JP32748195 A JP 32748195A JP H09167832 A JPH09167832 A JP H09167832A
- Authority
- JP
- Japan
- Prior art keywords
- memory cell
- peripheral circuit
- film
- oxide film
- implanted
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
- Local Oxidation Of Silicon (AREA)
- Element Separation (AREA)
Abstract
(57)【要約】
【課題】 チップサイズの縮小をはかるため、メモリセ
ル部に形成するゲート電極のゲート長を簡単な製造方法
で小さくする。 【解決手段】 Ｐ型の半導体基板１上のメモリセル部
（Ａ）及び周辺回路部（Ｂ）に形成したＬＯＣＯＳ酸化
膜４下にチャネルストッパ層用に注入するボロンイオン
（11Ｂ+ ）をメモリセル部（Ａ）のチャネル領域にも注
入して、当該メモリセル部（Ａ）のしきい値を周辺回路
部（Ｂ）のしきい値より高く設定するものである。
ル部に形成するゲート電極のゲート長を簡単な製造方法
で小さくする。 【解決手段】 Ｐ型の半導体基板１上のメモリセル部
（Ａ）及び周辺回路部（Ｂ）に形成したＬＯＣＯＳ酸化
膜４下にチャネルストッパ層用に注入するボロンイオン
（11Ｂ+ ）をメモリセル部（Ａ）のチャネル領域にも注
入して、当該メモリセル部（Ａ）のしきい値を周辺回路
部（Ｂ）のしきい値より高く設定するものである。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法に関し、特にダイナミックＲＡＭのチップサイズの
微細化をはかる技術に関する。
方法に関し、特にダイナミックＲＡＭのチップサイズの
微細化をはかる技術に関する。
【０００２】
【従来の技術】このようなダイナミックＲＡＭのチップ
サイズの微細化をはかる従来の技術として、例えばメモ
リセル部のゲート長を小さくする方法がある。この場
合、メモリセル部のゲート長を周辺回路部のゲート長よ
りも小さくするために、メモリセル部のしきい値を周辺
回路部よりも高く設定し、リーク電流を防ぐ必要があっ
た。
サイズの微細化をはかる従来の技術として、例えばメモ
リセル部のゲート長を小さくする方法がある。この場
合、メモリセル部のゲート長を周辺回路部のゲート長よ
りも小さくするために、メモリセル部のしきい値を周辺
回路部よりも高く設定し、リーク電流を防ぐ必要があっ
た。
【０００３】そのため、周辺回路部とメモリセル部のし
きい値を変えるには、マスク合わせ工程を１回追加しな
ければならなかった。即ち、先ず、図６に示すようにＰ
型の半導体基板５１（メモリセル部（Ａ）、周辺回路部
（Ｂ）が形成される。）上に後述する素子分離用のＬＯ
ＣＯＳ酸化膜５４形性領域上に開口を有するようにＳｉ
Ｏ2 膜５２、Ｓｉ3Ｎ4膜５３を積層した状態で、例えば
Ｐ型不純物としてボロンイオン（11Ｂ+ ）を注入する。
きい値を変えるには、マスク合わせ工程を１回追加しな
ければならなかった。即ち、先ず、図６に示すようにＰ
型の半導体基板５１（メモリセル部（Ａ）、周辺回路部
（Ｂ）が形成される。）上に後述する素子分離用のＬＯ
ＣＯＳ酸化膜５４形性領域上に開口を有するようにＳｉ
Ｏ2 膜５２、Ｓｉ3Ｎ4膜５３を積層した状態で、例えば
Ｐ型不純物としてボロンイオン（11Ｂ+ ）を注入する。
【０００４】次に、前記ＳｉＯ2 膜５２、Ｓｉ3Ｎ4膜５
３をマスクにしてフィールド酸化して、図７に示すよう
にＬＯＣＯＳ酸化膜５４を形成すると共に、該ＬＯＣＯ
Ｓ酸化膜５４の下方にＰ+ 型のチャネルストッパ層５５
を形成する。続いて、前記ＬＯＣＯＳ酸化膜５４をマス
クにして前記Ｓｉ3Ｎ4膜５３及びＳｉＯ2 膜５２をエッ
チングする。そして、図８に示すように前記基板上を熱
酸化してゲート酸化膜５６を形成した後に、ＬＯＣＯＳ
酸化膜５４をマスクにしてボロンイオン（11Ｂ+ ）によ
るＮチャネル型ＭＯＳトランジスタのしきい値電圧制御
用のチャネルインプラ層５７形成用のイオン注入を行
う。
３をマスクにしてフィールド酸化して、図７に示すよう
にＬＯＣＯＳ酸化膜５４を形成すると共に、該ＬＯＣＯ
Ｓ酸化膜５４の下方にＰ+ 型のチャネルストッパ層５５
を形成する。続いて、前記ＬＯＣＯＳ酸化膜５４をマス
クにして前記Ｓｉ3Ｎ4膜５３及びＳｉＯ2 膜５２をエッ
チングする。そして、図８に示すように前記基板上を熱
酸化してゲート酸化膜５６を形成した後に、ＬＯＣＯＳ
酸化膜５４をマスクにしてボロンイオン（11Ｂ+ ）によ
るＮチャネル型ＭＯＳトランジスタのしきい値電圧制御
用のチャネルインプラ層５７形成用のイオン注入を行
う。
【０００５】続いて、前記メモリセル部（Ａ）及び周辺
回路部（Ｂ）の各しきい値を変更するため、図９に示す
ように周辺回路部（Ｂ）形成領域上にレジスト膜５８を
形成した後に、該レジスト膜５８をマスクにしてメモリ
セル部（Ａ）のチャネル領域のみにボロンイオン（11Ｂ
+ ）を注入することにより、該セル部（Ａ）のしきい値
を周辺回路部（Ｂ）のしきい値より高く設定する。
回路部（Ｂ）の各しきい値を変更するため、図９に示す
ように周辺回路部（Ｂ）形成領域上にレジスト膜５８を
形成した後に、該レジスト膜５８をマスクにしてメモリ
セル部（Ａ）のチャネル領域のみにボロンイオン（11Ｂ
+ ）を注入することにより、該セル部（Ａ）のしきい値
を周辺回路部（Ｂ）のしきい値より高く設定する。
【０００６】これにより、メモリセル部（Ａ）に形成す
るゲート電極のゲート長を周辺回路部（Ｂ）に形成する
ゲート電極のゲート長より短くすることができ、チップ
サイズを縮小させていた。
るゲート電極のゲート長を周辺回路部（Ｂ）に形成する
ゲート電極のゲート長より短くすることができ、チップ
サイズを縮小させていた。
【０００７】
【発明が解決しようとする課題】従って、本発明はチッ
プサイズの縮小をはかるため、メモリセル部に形成する
ゲート電極のゲート長を簡単な製造方法で小さくできる
ようにすることを目的とする。
プサイズの縮小をはかるため、メモリセル部に形成する
ゲート電極のゲート長を簡単な製造方法で小さくできる
ようにすることを目的とする。
【０００８】
【課題を解決するための手段】そこで、本発明は一導電
型の半導体基板上のメモリセル部及び周辺回路部に形成
したＬＯＣＯＳ酸化膜下にチャネルストッパ層用に注入
する一導電型の不純物をメモリセル部のチャネル領域に
も注入して、当該メモリセル部のしきい値を周辺回路部
のしきい値より高く設定するものである。
型の半導体基板上のメモリセル部及び周辺回路部に形成
したＬＯＣＯＳ酸化膜下にチャネルストッパ層用に注入
する一導電型の不純物をメモリセル部のチャネル領域に
も注入して、当該メモリセル部のしきい値を周辺回路部
のしきい値より高く設定するものである。
【０００９】また、本発明は一導電型の半導体基板上の
メモリセル部及び周辺回路部にＬＯＣＯＳ酸化膜を形成
した後に、前記周辺回路部の素子形成領域上に形成した
レジストをマスクにして基板全面に一導電型の不純物を
前記ＬＯＣＯＳ酸化膜をも突き抜ける条件で注入する。
次に、前記レジストを除去した後に、前記ＬＯＣＯＳ酸
化膜をマスクにして基板上のチャネル領域に一導電型の
不純物を注入し、メモリセル部及び周辺回路部の素子形
成領域上にＭＯＳトランジスタを形成するものである。
メモリセル部及び周辺回路部にＬＯＣＯＳ酸化膜を形成
した後に、前記周辺回路部の素子形成領域上に形成した
レジストをマスクにして基板全面に一導電型の不純物を
前記ＬＯＣＯＳ酸化膜をも突き抜ける条件で注入する。
次に、前記レジストを除去した後に、前記ＬＯＣＯＳ酸
化膜をマスクにして基板上のチャネル領域に一導電型の
不純物を注入し、メモリセル部及び周辺回路部の素子形
成領域上にＭＯＳトランジスタを形成するものである。
【００１０】
【発明の実施の形態】以下、本発明半導体装置の製造方
法の一実施の形態について図１乃至図５の図面に基づき
説明する。先ず、図１に示すようにＰ型の半導体基板１
（メモリセル部（Ａ）、周辺回路部（Ｂ）が形成され
る。）上に後述する素子分離用のＬＯＣＯＳ酸化膜４形
性領域上に開口を有するようにＳｉＯ2 膜２、Ｓｉ3Ｎ4
膜３を積層した後に、該ＳｉＯ2 膜５２、Ｓｉ3Ｎ4膜５
３をマスクにしてフィールド酸化して、図２に示すよう
にＬＯＣＯＳ酸化膜４を形成する。
法の一実施の形態について図１乃至図５の図面に基づき
説明する。先ず、図１に示すようにＰ型の半導体基板１
（メモリセル部（Ａ）、周辺回路部（Ｂ）が形成され
る。）上に後述する素子分離用のＬＯＣＯＳ酸化膜４形
性領域上に開口を有するようにＳｉＯ2 膜２、Ｓｉ3Ｎ4
膜３を積層した後に、該ＳｉＯ2 膜５２、Ｓｉ3Ｎ4膜５
３をマスクにしてフィールド酸化して、図２に示すよう
にＬＯＣＯＳ酸化膜４を形成する。
【００１１】次に、前記ＬＯＣＯＳ酸化膜４をマスクに
して前記Ｓｉ3Ｎ4膜３及びＳｉＯ2膜２をエッチングす
る。そして、図３に示すように前記基板上を熱酸化して
ゲート酸化膜５を形成した後に、周辺回路部（Ｂ）の素
子形成領域上にレジスト膜６を形成し、該レジスト膜６
をマスクにしてボロンイオン（11Ｂ+ ）を前記ＬＯＣＯ
Ｓ酸化膜４をも突き抜ける条件、例えば、およそ１６０
乃至１８０ＫｅＶの加速電圧で、およそ１Ｅ１２／ｃｍ
2 （尚、１Ｅ１２は、１かける１０の１２乗の意であ
り、以下、同様とする。）の注入量で注入する。これに
より、図３に示すようにボロンイオン（11Ｂ+ ）が前記
レジスト膜６でマスクされていない部分に注入され、Ｌ
ＯＣＯＳ酸化膜４下に注入されたボロンイオン（11Ｂ+
）によりＰ+ 型のチャネルストッパ層７が形成され、
メモリセル部（Ａ）のチャネル領域下には深くイオン注
入されてチャネルインプラ層８が形成され、周辺回路部
（Ｂ）のチャネル領域下にはイオン注入されない。
して前記Ｓｉ3Ｎ4膜３及びＳｉＯ2膜２をエッチングす
る。そして、図３に示すように前記基板上を熱酸化して
ゲート酸化膜５を形成した後に、周辺回路部（Ｂ）の素
子形成領域上にレジスト膜６を形成し、該レジスト膜６
をマスクにしてボロンイオン（11Ｂ+ ）を前記ＬＯＣＯ
Ｓ酸化膜４をも突き抜ける条件、例えば、およそ１６０
乃至１８０ＫｅＶの加速電圧で、およそ１Ｅ１２／ｃｍ
2 （尚、１Ｅ１２は、１かける１０の１２乗の意であ
り、以下、同様とする。）の注入量で注入する。これに
より、図３に示すようにボロンイオン（11Ｂ+ ）が前記
レジスト膜６でマスクされていない部分に注入され、Ｌ
ＯＣＯＳ酸化膜４下に注入されたボロンイオン（11Ｂ+
）によりＰ+ 型のチャネルストッパ層７が形成され、
メモリセル部（Ａ）のチャネル領域下には深くイオン注
入されてチャネルインプラ層８が形成され、周辺回路部
（Ｂ）のチャネル領域下にはイオン注入されない。
【００１２】続いて、図４に示すようにＮチャネル型Ｍ
ＯＳトランジスタのしきい値電圧制御用のチャネルイン
プラ層９形成用のボロンイオン（11Ｂ+ ）を注入する。
これにより、メモリセル部（Ａ）のチャネル領域下には
前述したようにボロンイオン（11Ｂ+ ）が２回注入され
るので、そのしきい値は、周辺回路部（Ｂ）のしきい値
より高く設定することができる。
ＯＳトランジスタのしきい値電圧制御用のチャネルイン
プラ層９形成用のボロンイオン（11Ｂ+ ）を注入する。
これにより、メモリセル部（Ａ）のチャネル領域下には
前述したようにボロンイオン（11Ｂ+ ）が２回注入され
るので、そのしきい値は、周辺回路部（Ｂ）のしきい値
より高く設定することができる。
【００１３】次に、図５に示すようにメモリセル部
（Ａ）及び周辺回路部（Ｂ）の素子形成領域上にＭＯＳ
トランジスタを形成するため、先ず、ゲート電極９Ａ、
９Ｂ、９Ｃ、９Ｄを形成した後に、該ゲート電極９Ａ、
９Ｂ、９Ｃ、９Ｄの端部に隣接するようにソース・ドレ
イン拡散層１０、１１を形成する。このとき、メモリセ
ル部（Ａ）上に形成されるゲート電極９Ａ、９Ｂは、こ
の部分のしきい値が周辺回路部（Ｂ）のしきい値より高
く設定されているので当該周辺回路部（Ｂ）に形成され
るゲート電極９Ｃ、９Ｄに比してゲート長を短く形成し
ても、リーク電流を防ぐことができる。尚、本発明のゲ
ート電極のゲート長は、従来のものに比しておよそ２０
％の縮小がはかれた。
（Ａ）及び周辺回路部（Ｂ）の素子形成領域上にＭＯＳ
トランジスタを形成するため、先ず、ゲート電極９Ａ、
９Ｂ、９Ｃ、９Ｄを形成した後に、該ゲート電極９Ａ、
９Ｂ、９Ｃ、９Ｄの端部に隣接するようにソース・ドレ
イン拡散層１０、１１を形成する。このとき、メモリセ
ル部（Ａ）上に形成されるゲート電極９Ａ、９Ｂは、こ
の部分のしきい値が周辺回路部（Ｂ）のしきい値より高
く設定されているので当該周辺回路部（Ｂ）に形成され
るゲート電極９Ｃ、９Ｄに比してゲート長を短く形成し
ても、リーク電流を防ぐことができる。尚、本発明のゲ
ート電極のゲート長は、従来のものに比しておよそ２０
％の縮小がはかれた。
【００１４】そして、図示しないが全面に層間絶縁膜を
形成し、コンタクト孔を形成した後に、該コンタクト孔
を介して金属配線を形成することにより、半導体装置が
製造される。また、本発明は説明を省略したが、ＣＭＯ
Ｓ半導体装置に対しても同様に適用されるものである。
形成し、コンタクト孔を形成した後に、該コンタクト孔
を介して金属配線を形成することにより、半導体装置が
製造される。また、本発明は説明を省略したが、ＣＭＯ
Ｓ半導体装置に対しても同様に適用されるものである。
【００１５】
【発明の効果】以上、本発明半導体装置の製造方法によ
れば、チップサイズを縮小するためにメモリセル部に形
成するゲート電極のゲート長を小さくする際に、チャネ
ルストッパ層形成用のイオン注入をメモリセル部のチャ
ネル領域にも注入することにより、後工程で注入される
しきい値制御用のイオン注入と併せて、このメモリセル
部には２回イオン注入が行われるため、セル部のしきい
値を周辺回路部のしきい値より高く設定することがで
き、前述したようにゲート長を短くしても、リーク電流
を防止することができる。
れば、チップサイズを縮小するためにメモリセル部に形
成するゲート電極のゲート長を小さくする際に、チャネ
ルストッパ層形成用のイオン注入をメモリセル部のチャ
ネル領域にも注入することにより、後工程で注入される
しきい値制御用のイオン注入と併せて、このメモリセル
部には２回イオン注入が行われるため、セル部のしきい
値を周辺回路部のしきい値より高く設定することがで
き、前述したようにゲート長を短くしても、リーク電流
を防止することができる。
【００１６】また、従来のようにメモリセル部のしきい
値と周辺回路部のしきい値とを変更するための専用のマ
スク合わせ工程を省略することができ、製造工程の削減
がはかれ、コストダウンがはかれる。更に、従来の全面
インプラ後のメモリセル部のみへのインプラ工程を省略
することができる。
値と周辺回路部のしきい値とを変更するための専用のマ
スク合わせ工程を省略することができ、製造工程の削減
がはかれ、コストダウンがはかれる。更に、従来の全面
インプラ後のメモリセル部のみへのインプラ工程を省略
することができる。
【図１】本発明の半導体装置の製造方法を示す第１の断
面図である。
面図である。
【図２】本発明の半導体装置の製造方法を示す第２の断
面図である。
面図である。
【図３】本発明の半導体装置の製造方法を示す第３の断
面図である。
面図である。
【図４】本発明の半導体装置の製造方法を示す第４の断
面図である。
面図である。
【図５】本発明の半導体装置の製造方法を示す第５の断
面図である。
面図である。
【図６】従来の半導体装置の製造方法を示す第１の断面
図である。
図である。
【図７】従来の半導体装置の製造方法を示す第２の断面
図である。
図である。
【図８】従来の半導体装置の製造方法を示す第３の断面
図である。
図である。
【図９】従来の半導体装置の製造方法を示す第４の断面
図である。
図である。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/08 ３３１ Ｈ０１Ｌ 27/10 ６８１Ｆ
Claims (2)
- 【請求項１】 一導電型の半導体基板上のメモリセル部
及び周辺回路部に形成したＬＯＣＯＳ酸化膜下にチャネ
ルストッパ層用に注入する一導電型の不純物をメモリセ
ル部のチャネル領域にも注入して、当該メモリセル部の
しきい値を周辺回路部のしきい値より高く設定すること
を特徴とする半導体装置の製造方法。 - 【請求項２】 一導電型の半導体基板上のメモリセル部
及び周辺回路部にＬＯＣＯＳ酸化膜を形成する工程と、 前記周辺回路部の素子形成領域上に形成したレジストを
マスクにして基板全面に一導電型の不純物を前記ＬＯＣ
ＯＳ酸化膜をも突き抜ける条件で注入する工程と、 前記レジストを除去した後に前記ＬＯＣＯＳ酸化膜をマ
スクにして基板上のチャネル領域に一導電型の不純物を
注入する工程と、 前記素子形成領域上にＭＯＳトランジスタを形成する工
程とを有することを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7327481A JPH09167832A (ja) | 1995-12-15 | 1995-12-15 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7327481A JPH09167832A (ja) | 1995-12-15 | 1995-12-15 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09167832A true JPH09167832A (ja) | 1997-06-24 |
Family
ID=18199645
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7327481A Pending JPH09167832A (ja) | 1995-12-15 | 1995-12-15 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09167832A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6573575B1 (en) | 1999-10-06 | 2003-06-03 | Nec Electronics Corporation | DRAM MOS field effect transistors with thresholds determined by differential gate doping |
| US8525246B2 (en) | 2009-06-16 | 2013-09-03 | Kabushiki Kaisha Toshiba | Semiconductor storage device and method of manufacturing the same |
-
1995
- 1995-12-15 JP JP7327481A patent/JPH09167832A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6573575B1 (en) | 1999-10-06 | 2003-06-03 | Nec Electronics Corporation | DRAM MOS field effect transistors with thresholds determined by differential gate doping |
| US8525246B2 (en) | 2009-06-16 | 2013-09-03 | Kabushiki Kaisha Toshiba | Semiconductor storage device and method of manufacturing the same |
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