JP2003045963A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JP2003045963A JP2003045963A JP2001230278A JP2001230278A JP2003045963A JP 2003045963 A JP2003045963 A JP 2003045963A JP 2001230278 A JP2001230278 A JP 2001230278A JP 2001230278 A JP2001230278 A JP 2001230278A JP 2003045963 A JP2003045963 A JP 2003045963A
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Abstract
(57)【要約】
【課題】 従来、半導体集積回路を構成する配線同志を
接続するため、絶縁膜を貫通するコンタクトホールを形
成する際、リソグラフィ工程で生じるマスクパターンの
寸法ばらつき等からオーバーエッチ量が変化し、配線を
突き抜いてしまい、電気的コンタクト特性が不安定にな
るという問題があった。 【解決手段】 プレート電極１１に対してコンタクトホ
ールを形成する際、複数の開口径の違うコンタクトホー
ル１７，１８を形成することによって、いずれかの開口
径のコンタクトホール（第１のコンタクトホール１７）
がプレート電極１１に対して適正なオーバーエッチ量と
なり、電気的に安定なコンタクト特性を得ることができ
る。
接続するため、絶縁膜を貫通するコンタクトホールを形
成する際、リソグラフィ工程で生じるマスクパターンの
寸法ばらつき等からオーバーエッチ量が変化し、配線を
突き抜いてしまい、電気的コンタクト特性が不安定にな
るという問題があった。 【解決手段】 プレート電極１１に対してコンタクトホ
ールを形成する際、複数の開口径の違うコンタクトホー
ル１７，１８を形成することによって、いずれかの開口
径のコンタクトホール（第１のコンタクトホール１７）
がプレート電極１１に対して適正なオーバーエッチ量と
なり、電気的に安定なコンタクト特性を得ることができ
る。
Description
【０００１】
【発明の属する技術分野】本発明は、コンタクト形成に
特徴を有する半導体装置およびその製造方法に関するも
のである。
特徴を有する半導体装置およびその製造方法に関するも
のである。
【０００２】
【従来の技術】近年、半導体集積回路は高密度化の一途
を辿り、配線層は微細化、多層化されている。こうした
中でコンタクト構造はますます開口径対高さ（以後、
『アスペクト比』という。）が高くなってきている。ま
たこうした中で高さの違うコンタクトを一度に開口する
必要性も増加している。
を辿り、配線層は微細化、多層化されている。こうした
中でコンタクト構造はますます開口径対高さ（以後、
『アスペクト比』という。）が高くなってきている。ま
たこうした中で高さの違うコンタクトを一度に開口する
必要性も増加している。
【０００３】従来の半導体装置におけるコンタクト構造
は一般的に一種類のコンタクト径で形成されていた。特
殊な例として、特願平０４−６２１８８号公報に記載さ
れたものが知られている。
は一般的に一種類のコンタクト径で形成されていた。特
殊な例として、特願平０４−６２１８８号公報に記載さ
れたものが知られている。
【０００４】下地からの高さが違うコンタクトを同時に
形成する際、高い高さへのコンタクトには小さい径のコ
ンタクトとすることでエッチング時のマイクロローディ
ング効果を利用し、高い高さへの過度なオーバーエッチ
ングを避けるという工夫がなされていた。以下、図６を
参照しながら、上記従来の半導体装置の製造方法につい
て説明する。
形成する際、高い高さへのコンタクトには小さい径のコ
ンタクトとすることでエッチング時のマイクロローディ
ング効果を利用し、高い高さへの過度なオーバーエッチ
ングを避けるという工夫がなされていた。以下、図６を
参照しながら、上記従来の半導体装置の製造方法につい
て説明する。
【０００５】図６は従来の半導体装置の構造断面図を示
すものである。図６において、１はシリコン基板であ
り、このシリコン基板１の表面にゲート酸化膜３，ゲー
ト電極４，サイドウォール絶縁膜５，Ｎ型拡散層６で構
成されるトランジスタなどの素子を形成する。２は分離
酸化膜であり、トランジスタ間を分離する役割を持つ。
こうして形成したトランジスタ上にＣＶＤシリコン酸化
膜７を形成し、ポリシリコンプラグ８によりトランジス
タと容量電極９とを接続する。容量電極９、ＯＮＯ絶縁
膜１０、プレート電極１１によりキャパシタを形成す
る。この上にＣＶＤ酸化膜１２を形成した後、リソグラ
フィ工程により形成したフォトレジストのマスクパター
ンを用いて第１のコンタクトホール２５、および第２の
コンタクトホール２６を形成する。これらのコンタクト
ホール２５，２６にプラグを埋め込んだ後、メタル配線
２３，２４を形成する。
すものである。図６において、１はシリコン基板であ
り、このシリコン基板１の表面にゲート酸化膜３，ゲー
ト電極４，サイドウォール絶縁膜５，Ｎ型拡散層６で構
成されるトランジスタなどの素子を形成する。２は分離
酸化膜であり、トランジスタ間を分離する役割を持つ。
こうして形成したトランジスタ上にＣＶＤシリコン酸化
膜７を形成し、ポリシリコンプラグ８によりトランジス
タと容量電極９とを接続する。容量電極９、ＯＮＯ絶縁
膜１０、プレート電極１１によりキャパシタを形成す
る。この上にＣＶＤ酸化膜１２を形成した後、リソグラ
フィ工程により形成したフォトレジストのマスクパター
ンを用いて第１のコンタクトホール２５、および第２の
コンタクトホール２６を形成する。これらのコンタクト
ホール２５，２６にプラグを埋め込んだ後、メタル配線
２３，２４を形成する。
【０００６】第１のコンタクトホール２５は、プレート
電極１１への接続コンタクトホールであり、第２のコン
タクトホール２６に比べて開口径が小さい。したがっ
て、第１のコンタクトホール２５、第２のコンタクトホ
ール２６を同時にエッチングして開口する場合、エッチ
ング時のマイクロローディング効果により第１のコンタ
クトホール２５のプレート電極１１への過度なオーバー
エッチを避けることができる。
電極１１への接続コンタクトホールであり、第２のコン
タクトホール２６に比べて開口径が小さい。したがっ
て、第１のコンタクトホール２５、第２のコンタクトホ
ール２６を同時にエッチングして開口する場合、エッチ
ング時のマイクロローディング効果により第１のコンタ
クトホール２５のプレート電極１１への過度なオーバー
エッチを避けることができる。
【０００７】
【発明が解決しようとする課題】しかしながら上記従来
の構成では、コンタクト径の微細化がさらに進むと、マ
イクロローディング効果がより顕著になり、これとリソ
グラフィ工程で生じるレジストの寸法ばらつきの増加と
が相まってコンタクト底部に施されるオーバーエッチ量
を変化させ、その結果、薄い電極や配線を突き抜いてし
まうという問題点を有していた。
の構成では、コンタクト径の微細化がさらに進むと、マ
イクロローディング効果がより顕著になり、これとリソ
グラフィ工程で生じるレジストの寸法ばらつきの増加と
が相まってコンタクト底部に施されるオーバーエッチ量
を変化させ、その結果、薄い電極や配線を突き抜いてし
まうという問題点を有していた。
【０００８】本発明は上記問題点に鑑み、リソグラフィ
工程で生じるレジストの寸法ばらつきが生じても、適正
なオーバーエッチ量を接続孔（コンタクトホール）底部
に施すことのできる半導体装置およびその製造方法を提
供することを目的とする。
工程で生じるレジストの寸法ばらつきが生じても、適正
なオーバーエッチ量を接続孔（コンタクトホール）底部
に施すことのできる半導体装置およびその製造方法を提
供することを目的とする。
【０００９】
【課題を解決するための手段】上記課題を解決するた
め、請求項１記載の半導体装置は、上層の配線層を構成
する一の配線と、下層の配線層を構成する他の配線とを
接続するために、開口径の異なる複数の接続孔を設けて
いる。
め、請求項１記載の半導体装置は、上層の配線層を構成
する一の配線と、下層の配線層を構成する他の配線とを
接続するために、開口径の異なる複数の接続孔を設けて
いる。
【００１０】請求項１記載の発明によれば、一の配線と
他の配線とを接続するために開口径の異なる複数の接続
孔を設けているため、接続孔を形成するのに用いるマス
クをリソグラフィ工程で形成する際にレジストの寸法が
ばらつき、エッチング時のマイクロローディング効果に
より接続孔底部に施されるオーバーエッチ量が変化して
もいずれかの接続孔で適正なオーバーエッチングが施さ
れた半導体装置を実現できる。
他の配線とを接続するために開口径の異なる複数の接続
孔を設けているため、接続孔を形成するのに用いるマス
クをリソグラフィ工程で形成する際にレジストの寸法が
ばらつき、エッチング時のマイクロローディング効果に
より接続孔底部に施されるオーバーエッチ量が変化して
もいずれかの接続孔で適正なオーバーエッチングが施さ
れた半導体装置を実現できる。
【００１１】請求項２記載の半導体装置は、上層の配線
層と、中層の配線層および下層の配線層とを接続孔で接
続した半導体装置であって、上層の配線層を構成する一
の配線と、中層の配線層を構成する他の配線とを接続す
るために、開口径の異なる複数の接続孔を設けたことを
特徴とする。
層と、中層の配線層および下層の配線層とを接続孔で接
続した半導体装置であって、上層の配線層を構成する一
の配線と、中層の配線層を構成する他の配線とを接続す
るために、開口径の異なる複数の接続孔を設けたことを
特徴とする。
【００１２】請求項２記載の発明によれば、上層，中
層，下層の配線層のうち上層の配線層を構成する一の配
線と中層の配線層を構成する他の配線とを接続するため
に開口径の異なる複数の接続孔を設けたため、接続孔を
形成するのに用いるマスクをリソグラフィ工程で形成す
る際にレジストの寸法がばらつき、エッチング時のマイ
クロローディング効果により接続孔底部に施されるオー
バーエッチ量が変化してもいずれかの接続孔で適正なオ
ーバーエッチングが施された半導体装置を実現できる。
層，下層の配線層のうち上層の配線層を構成する一の配
線と中層の配線層を構成する他の配線とを接続するため
に開口径の異なる複数の接続孔を設けたため、接続孔を
形成するのに用いるマスクをリソグラフィ工程で形成す
る際にレジストの寸法がばらつき、エッチング時のマイ
クロローディング効果により接続孔底部に施されるオー
バーエッチ量が変化してもいずれかの接続孔で適正なオ
ーバーエッチングが施された半導体装置を実現できる。
【００１３】請求項３記載の半導体装置は、請求項２記
載の半導体装置において、他の配線は、メモリセルのセ
ルプレート電極である。
載の半導体装置において、他の配線は、メモリセルのセ
ルプレート電極である。
【００１４】請求項３記載の発明によれば、請求項２記
載の発明と同様の効果を発揮する。
載の発明と同様の効果を発揮する。
【００１５】請求項４記載の半導体装置は、請求項１，
２または３記載の半導体装置において、複数のうち少な
くとも１つの接続孔は、他の配線を貫通しない状態で接
続されている。
２または３記載の半導体装置において、複数のうち少な
くとも１つの接続孔は、他の配線を貫通しない状態で接
続されている。
【００１６】請求項４記載の発明によれば、請求項１，
２または３記載の発明と同様の効果を発揮するほか、複
数のうち少なくとも一つの接続孔は、他の配線を貫通し
ない状態で接続されているため、電気的コンタクト特性
の安定した半導体装置を実現できる。
２または３記載の発明と同様の効果を発揮するほか、複
数のうち少なくとも一つの接続孔は、他の配線を貫通し
ない状態で接続されているため、電気的コンタクト特性
の安定した半導体装置を実現できる。
【００１７】請求項５記載の半導体装置は、請求項１，
２，３または４記載の半導体装置において、いずれの開
口径も０.５［μｍ］以下である。
２，３または４記載の半導体装置において、いずれの開
口径も０.５［μｍ］以下である。
【００１８】請求項５記載の発明によれば、請求項１，
２，３または４記載の発明において、いずれの開口径も
０．５［μｍ］以下であるため、微細化された配線を有
する配線層に適した半導体装置を実現できる。
２，３または４記載の発明において、いずれの開口径も
０．５［μｍ］以下であるため、微細化された配線を有
する配線層に適した半導体装置を実現できる。
【００１９】請求項６記載の半導体装置の製造方法は、
上層の配線層と下層の配線層とを絶縁膜に設けた接続孔
で接続した半導体装置の製造方法であって、絶縁膜をレ
ジストパターンをマスクにしてエッチングすることによ
り、上層の配線層を構成する一の配線と、下層の配線層
を構成する他の配線とを接続するための、開口径の異な
る複数の接続孔を同時に形成することを特徴とする。
上層の配線層と下層の配線層とを絶縁膜に設けた接続孔
で接続した半導体装置の製造方法であって、絶縁膜をレ
ジストパターンをマスクにしてエッチングすることによ
り、上層の配線層を構成する一の配線と、下層の配線層
を構成する他の配線とを接続するための、開口径の異な
る複数の接続孔を同時に形成することを特徴とする。
【００２０】請求項６記載の発明によれば、一の配線と
他の配線とを接続するための、開口径の異なる複数の接
続孔を同時に形成するため、リソグラフィ工程で生じる
レジストの寸法がばらついてエッチング時のマイクロロ
ーディング効果により接続孔底部に施されるオーバーエ
ッチ量が変化しても適正なオーバーエッチングを施した
接続孔をいずれかに形成することができる。
他の配線とを接続するための、開口径の異なる複数の接
続孔を同時に形成するため、リソグラフィ工程で生じる
レジストの寸法がばらついてエッチング時のマイクロロ
ーディング効果により接続孔底部に施されるオーバーエ
ッチ量が変化しても適正なオーバーエッチングを施した
接続孔をいずれかに形成することができる。
【００２１】請求項７記載の半導体装置の製造方法は、
上層の配線層と、中層の配線層および下層の配線層とを
絶縁膜に設けた接続孔で接続した半導体装置の製造方法
であって、絶縁膜をレジストパターンをマスクにしてエ
ッチングすることにより、上層の配線層を構成する一の
配線と、中層の配線層を構成する他の配線とを接続する
ための、開口径の異なる複数の接続孔を同時に形成する
ことを特徴とする。
上層の配線層と、中層の配線層および下層の配線層とを
絶縁膜に設けた接続孔で接続した半導体装置の製造方法
であって、絶縁膜をレジストパターンをマスクにしてエ
ッチングすることにより、上層の配線層を構成する一の
配線と、中層の配線層を構成する他の配線とを接続する
ための、開口径の異なる複数の接続孔を同時に形成する
ことを特徴とする。
【００２２】請求項７記載の発明によれば、上層，中
層，下層の配線層のうち上層の配線層を構成する一の配
線と中層の配線層を構成する他の配線とを接続するため
の、開口径の異なる複数の接続孔を同時に形成するた
め、リソグラフィ工程で生じるレジストの寸法がばらつ
いてエッチング時のマイクロローディング効果により接
続孔底部に施されるオーバーエッチ量が変化しても適正
なオーバーエッチングをいずれかの接続孔で施すことが
できる。
層，下層の配線層のうち上層の配線層を構成する一の配
線と中層の配線層を構成する他の配線とを接続するため
の、開口径の異なる複数の接続孔を同時に形成するた
め、リソグラフィ工程で生じるレジストの寸法がばらつ
いてエッチング時のマイクロローディング効果により接
続孔底部に施されるオーバーエッチ量が変化しても適正
なオーバーエッチングをいずれかの接続孔で施すことが
できる。
【００２３】請求項８記載の半導体装置の製造方法は、
請求項７記載の半導体装置の製造方法において、他の配
線は、メモリセルのセルプレート電極である。
請求項７記載の半導体装置の製造方法において、他の配
線は、メモリセルのセルプレート電極である。
【００２４】請求項８記載の発明によれば、請求項７記
載の発明と同様の効果を発揮する。
載の発明と同様の効果を発揮する。
【００２５】請求項９記載の半導体装置の製造方法は、
請求項６，７または８記載の半導体装置の製造方法にお
いて、複数のうち少なくとも１つの接続孔は、他の配線
を貫通しないように形成される。
請求項６，７または８記載の半導体装置の製造方法にお
いて、複数のうち少なくとも１つの接続孔は、他の配線
を貫通しないように形成される。
【００２６】請求項９記載の発明によれば、請求項６，
７または８記載の発明と同様の効果を発揮するほか、複
数のうち少なくとも１つの接続孔は、他の配線を貫通し
ないように形成されるため、電気的コンタクト特性の安
定した半導体装置を製造することができる。
７または８記載の発明と同様の効果を発揮するほか、複
数のうち少なくとも１つの接続孔は、他の配線を貫通し
ないように形成されるため、電気的コンタクト特性の安
定した半導体装置を製造することができる。
【００２７】請求項１０記載の半導体装置の製造方法
は、請求項６，７，８または９記載の半導体装置の製造
方法において、いずれの開口径も０.５［μｍ］以下で
ある。
は、請求項６，７，８または９記載の半導体装置の製造
方法において、いずれの開口径も０.５［μｍ］以下で
ある。
【００２８】請求項１０記載の発明によれば、請求項
６，７，８または９記載の発明において、いずれの開口
径も０．５［μｍ］以下であるため、微細化された配線
を有する配線層に適した半導体装置を製造することがで
きる。
６，７，８または９記載の発明において、いずれの開口
径も０．５［μｍ］以下であるため、微細化された配線
を有する配線層に適した半導体装置を製造することがで
きる。
【００２９】
【発明の実施の形態】以下、本発明の実施の形態につい
て、図１から図４を用いて説明する。図１〜図４は本発
明の実施の形態における半導体装置の製造方法の工程断
面図を示すものである。図１において、１は表面にトラ
ンジスタ素子を形成したシリコン基板、２は素子と素子
とを電気的に分離する分離酸化膜、３はＭＯＳ−ＦＥＴ
を構成するゲート酸化膜、４はＭＯＳ−ＦＥＴを構成す
るゲート電極、５はＭＯＳ−ＦＥＴを構成するゲートサ
イドウォール絶縁膜、６はＭＯＳ−ＦＥＴを構成するＮ
型拡散層、７はＣＶＤシリコン酸化膜、８はＮ型拡散層
６と容量電極９とを接続するポリシリコンプラグであ
り、容量電極９とＯＮＯ絶縁膜１０とプレート電極１１
とにより容量を形成する。プレート電極１１上にはＣＶ
Ｄ酸化膜１２が形成されている。
て、図１から図４を用いて説明する。図１〜図４は本発
明の実施の形態における半導体装置の製造方法の工程断
面図を示すものである。図１において、１は表面にトラ
ンジスタ素子を形成したシリコン基板、２は素子と素子
とを電気的に分離する分離酸化膜、３はＭＯＳ−ＦＥＴ
を構成するゲート酸化膜、４はＭＯＳ−ＦＥＴを構成す
るゲート電極、５はＭＯＳ−ＦＥＴを構成するゲートサ
イドウォール絶縁膜、６はＭＯＳ−ＦＥＴを構成するＮ
型拡散層、７はＣＶＤシリコン酸化膜、８はＮ型拡散層
６と容量電極９とを接続するポリシリコンプラグであ
り、容量電極９とＯＮＯ絶縁膜１０とプレート電極１１
とにより容量を形成する。プレート電極１１上にはＣＶ
Ｄ酸化膜１２が形成されている。
【００３０】このように形成されたウェハにコンタクト
を形成する。図２においてフォトレジスト１３をウェハ
上に形成する。形成されたフォトレジスト１３には第１
の開口部１４、第２の開口部１５、第３の開口部１６を
形成する。それぞれの直径は第１の開口部１４が０.１
５［μｍ］、第２の開口部１５が０.３０［μｍ］、第
３の開口部１６が０.３０［μｍ］である。このフォト
レジスト１３をマスクとしてＣＶＤ酸化膜１２をドライ
エッチングにより開口してコンタクトホール１７，１
８，１９を形成する（図３参照）。このときＣＶＤ酸化
膜１２の膜厚は１０００［ｎｍ］±２００［ｎｍ］であ
り、薄くなった場合は８００［ｎｍ］、厚くなった場合
は１２００［ｎｍ］に達する。このような膜厚ばらつき
が発生するため単一の開口径では均一なオーバーエッチ
をプレート電極１１に対して同時にエッチングすること
は出来ない。すなわち、コンタクトがプレート電極１１
に到達しない場合や、逆にプレート電極１１を突き抜い
てしまう場合がある。エッチング時のマイクロローディ
ング特性のためである。
を形成する。図２においてフォトレジスト１３をウェハ
上に形成する。形成されたフォトレジスト１３には第１
の開口部１４、第２の開口部１５、第３の開口部１６を
形成する。それぞれの直径は第１の開口部１４が０.１
５［μｍ］、第２の開口部１５が０.３０［μｍ］、第
３の開口部１６が０.３０［μｍ］である。このフォト
レジスト１３をマスクとしてＣＶＤ酸化膜１２をドライ
エッチングにより開口してコンタクトホール１７，１
８，１９を形成する（図３参照）。このときＣＶＤ酸化
膜１２の膜厚は１０００［ｎｍ］±２００［ｎｍ］であ
り、薄くなった場合は８００［ｎｍ］、厚くなった場合
は１２００［ｎｍ］に達する。このような膜厚ばらつき
が発生するため単一の開口径では均一なオーバーエッチ
をプレート電極１１に対して同時にエッチングすること
は出来ない。すなわち、コンタクトがプレート電極１１
に到達しない場合や、逆にプレート電極１１を突き抜い
てしまう場合がある。エッチング時のマイクロローディ
ング特性のためである。
【００３１】図５にレジストの開口径とコンタクトホー
ルのエッチング深さとの関係を示す。横軸にレジストの
開口径を、縦軸にエッチング深さを示す。図５からわか
るように開口径が０.１０［μｍ］付近では８００［ｎ
ｍ］程度しかエッチングされないが、開口径が０.３０
［μｍ］になると１２００［ｎｍ］以上エッチングされ
る。図３において第１のコンタクトホール１７の開口径
を０．１５［μｍ］、第２のコンタクトホール１８の開
口径を０．３０［μｍ］とすることにより、いずれかの
コンタクトホールで２００［ｎｍ］以下のオーバーエッ
チ量としている。図３において、第１のコンタクトホー
ル１７ではプレート電極１１を突き抜かない状態でエッ
チングが止まっており、第２のコンタクトホール１８で
はプレート電極１１を突き抜いた状態になっている。
ルのエッチング深さとの関係を示す。横軸にレジストの
開口径を、縦軸にエッチング深さを示す。図５からわか
るように開口径が０.１０［μｍ］付近では８００［ｎ
ｍ］程度しかエッチングされないが、開口径が０.３０
［μｍ］になると１２００［ｎｍ］以上エッチングされ
る。図３において第１のコンタクトホール１７の開口径
を０．１５［μｍ］、第２のコンタクトホール１８の開
口径を０．３０［μｍ］とすることにより、いずれかの
コンタクトホールで２００［ｎｍ］以下のオーバーエッ
チ量としている。図３において、第１のコンタクトホー
ル１７ではプレート電極１１を突き抜かない状態でエッ
チングが止まっており、第２のコンタクトホール１８で
はプレート電極１１を突き抜いた状態になっている。
【００３２】エッチングを行った後、図４においてプラ
グ形成、メタル配線形成を行う。図４において２０は第
１のコンタクトプラグでＴｉＮ／Ｔｉ、Ｗで形成されて
いる。２１は第２のコンタクトプラグ、２２は第３のコ
ンタクトプラグであり、いずれもＴｉＮ／Ｔｉ、Ｗで形
成されている。２３は第１のメタル配線であり、第１の
コンタクトプラグ２０、第２のコンタクトプラグ２１と
接続されている。２４は第２のメタル配線であり、第３
のコンタクトプラグ２２と接続されている。
グ形成、メタル配線形成を行う。図４において２０は第
１のコンタクトプラグでＴｉＮ／Ｔｉ、Ｗで形成されて
いる。２１は第２のコンタクトプラグ、２２は第３のコ
ンタクトプラグであり、いずれもＴｉＮ／Ｔｉ、Ｗで形
成されている。２３は第１のメタル配線であり、第１の
コンタクトプラグ２０、第２のコンタクトプラグ２１と
接続されている。２４は第２のメタル配線であり、第３
のコンタクトプラグ２２と接続されている。
【００３３】このようにして同一電極に対して開口径の
異なる２種類のコンタクトが形成されている半導体装置
が形成された。
異なる２種類のコンタクトが形成されている半導体装置
が形成された。
【００３４】以上のように、本実施の形態によれば、単
一のプレート電極１１に対して、２種類のコンタクト径
（０．１５［μｍ］および０．３０［μｍ］）を持つ複
数のコンタクトホール１７，１８を形成することによ
り、エッチング時のマイクロローディング効果が大きく
なりリソグラフィ工程での寸法ばらつきがあっても、さ
らには、ＣＶＤ酸化膜１２の膜厚にばらつきがあって
も、複数のコンタクトホール１７，１８のうちいずれか
のコンタクトホールでプレート電極１１に適正なオーバ
ーエッチングを施すことができる。その結果、電気的コ
ンタクト特性を安定させることができる。
一のプレート電極１１に対して、２種類のコンタクト径
（０．１５［μｍ］および０．３０［μｍ］）を持つ複
数のコンタクトホール１７，１８を形成することによ
り、エッチング時のマイクロローディング効果が大きく
なりリソグラフィ工程での寸法ばらつきがあっても、さ
らには、ＣＶＤ酸化膜１２の膜厚にばらつきがあって
も、複数のコンタクトホール１７，１８のうちいずれか
のコンタクトホールでプレート電極１１に適正なオーバ
ーエッチングを施すことができる。その結果、電気的コ
ンタクト特性を安定させることができる。
【００３５】本実施の形態においては同一電極に対して
開口径を２種類としたが、３種類以上の開口径をもつ場
合も同様な効果が得られる。特に開口径が０.５０［μ
ｍ］以下で効果が大きい。開口径を０．５０［μｍ］以
下にすると、マイクロローディング効果が著しくなるた
め、コンタクトホール内のエッチング速度を低下させる
ことができるからである。
開口径を２種類としたが、３種類以上の開口径をもつ場
合も同様な効果が得られる。特に開口径が０.５０［μ
ｍ］以下で効果が大きい。開口径を０．５０［μｍ］以
下にすると、マイクロローディング効果が著しくなるた
め、コンタクトホール内のエッチング速度を低下させる
ことができるからである。
【００３６】また、本実施の形態では、同時にコンタク
トホールを形成する高さの異なる配線の例として、メモ
リセルプレート電極１１とＮ型拡散層６とを挙げたが、
これに限られるものでなく、高さの異なる電極や配線に
対し同時にコンタクトホールを形成する場合に本発明を
同様に適用可能である。
トホールを形成する高さの異なる配線の例として、メモ
リセルプレート電極１１とＮ型拡散層６とを挙げたが、
これに限られるものでなく、高さの異なる電極や配線に
対し同時にコンタクトホールを形成する場合に本発明を
同様に適用可能である。
【００３７】
【発明の効果】請求項１記載の発明によれば、一の配線
と他の配線とを接続するために開口径の異なる複数の接
続孔を設けているため、接続孔を形成するのに用いるマ
スクをリソグラフィ工程で形成する際にレジストの寸法
がばらつき、エッチング時のマイクロローディング効果
により接続孔底部に施されるオーバーエッチ量が変化し
てもいずれかの接続孔で適正なオーバーエッチングが施
された半導体装置を実現できる。
と他の配線とを接続するために開口径の異なる複数の接
続孔を設けているため、接続孔を形成するのに用いるマ
スクをリソグラフィ工程で形成する際にレジストの寸法
がばらつき、エッチング時のマイクロローディング効果
により接続孔底部に施されるオーバーエッチ量が変化し
てもいずれかの接続孔で適正なオーバーエッチングが施
された半導体装置を実現できる。
【００３８】請求項２記載の発明によれば、上層，中
層，下層の配線層のうち上層の配線層を構成する一の配
線と中層の配線層を構成する他の配線とを接続するため
に開口径の異なる複数の接続孔を設けたため、接続孔を
形成するのに用いるマスクをリソグラフィ工程で形成す
る際にレジストの寸法がばらつき、エッチング時のマイ
クロローディング効果により接続孔底部に施されるオー
バーエッチ量が変化してもいずれかの接続孔で適正なオ
ーバーエッチングが施された半導体装置を実現できる。
層，下層の配線層のうち上層の配線層を構成する一の配
線と中層の配線層を構成する他の配線とを接続するため
に開口径の異なる複数の接続孔を設けたため、接続孔を
形成するのに用いるマスクをリソグラフィ工程で形成す
る際にレジストの寸法がばらつき、エッチング時のマイ
クロローディング効果により接続孔底部に施されるオー
バーエッチ量が変化してもいずれかの接続孔で適正なオ
ーバーエッチングが施された半導体装置を実現できる。
【００３９】請求項３記載の発明によれば、請求項２記
載の発明と同様の効果を発揮する。
載の発明と同様の効果を発揮する。
【００４０】請求項４記載の発明によれば、請求項１，
２または３記載の発明と同様の効果を発揮するほか、複
数のうち少なくとも一つの接続孔は、他の配線を貫通し
ない状態で接続されているため、電気的コンタクト特性
の安定した半導体装置を実現できる。
２または３記載の発明と同様の効果を発揮するほか、複
数のうち少なくとも一つの接続孔は、他の配線を貫通し
ない状態で接続されているため、電気的コンタクト特性
の安定した半導体装置を実現できる。
【００４１】請求項５記載の発明によれば、請求項１，
２，３または４記載の発明において、いずれの開口径も
０．５［μｍ］以下であるため、微細化された配線を有
する配線層に適した半導体装置を実現できる。
２，３または４記載の発明において、いずれの開口径も
０．５［μｍ］以下であるため、微細化された配線を有
する配線層に適した半導体装置を実現できる。
【００４２】請求項６記載の発明によれば、一の配線と
他の配線とを接続するための、開口径の異なる複数の接
続孔を同時に形成するため、リソグラフィ工程で生じる
レジストの寸法がばらついてエッチング時のマイクロロ
ーディング効果により接続孔底部に施されるオーバーエ
ッチ量が変化しても適正なオーバーエッチングを施した
接続孔をいずれかに形成することができる。
他の配線とを接続するための、開口径の異なる複数の接
続孔を同時に形成するため、リソグラフィ工程で生じる
レジストの寸法がばらついてエッチング時のマイクロロ
ーディング効果により接続孔底部に施されるオーバーエ
ッチ量が変化しても適正なオーバーエッチングを施した
接続孔をいずれかに形成することができる。
【００４３】請求項７記載の発明によれば、上層，中
層，下層の配線層のうち上層の配線層を構成する一の配
線と中層の配線層を構成する他の配線とを接続するため
の、開口径の異なる複数の接続孔を同時に形成するた
め、リソグラフィ工程で生じるレジストの寸法がばらつ
いてエッチング時のマイクロローディング効果により接
続孔底部に施されるオーバーエッチ量が変化しても適正
なオーバーエッチングをいずれかの接続孔で施すことが
できる。
層，下層の配線層のうち上層の配線層を構成する一の配
線と中層の配線層を構成する他の配線とを接続するため
の、開口径の異なる複数の接続孔を同時に形成するた
め、リソグラフィ工程で生じるレジストの寸法がばらつ
いてエッチング時のマイクロローディング効果により接
続孔底部に施されるオーバーエッチ量が変化しても適正
なオーバーエッチングをいずれかの接続孔で施すことが
できる。
【００４４】請求項８記載の発明によれば、請求項７記
載の発明と同様の効果を発揮する。
載の発明と同様の効果を発揮する。
【００４５】請求項９記載の発明によれば、請求項６，
７または８記載の発明と同様の効果を発揮するほか、複
数のうち少なくとも１つの接続孔は、他の配線を貫通し
ないように形成されるため、電気的コンタクト特性の安
定した半導体装置を製造することができる。
７または８記載の発明と同様の効果を発揮するほか、複
数のうち少なくとも１つの接続孔は、他の配線を貫通し
ないように形成されるため、電気的コンタクト特性の安
定した半導体装置を製造することができる。
【００４６】請求項１０記載の発明によれば、請求項
６，７，８または９記載の発明において、いずれの開口
径も０．５［μｍ］以下であるため、微細化された配線
を有する配線層に適した半導体装置を製造することがで
きる。
６，７，８または９記載の発明において、いずれの開口
径も０．５［μｍ］以下であるため、微細化された配線
を有する配線層に適した半導体装置を製造することがで
きる。
【００４７】以上のように本発明は特定の配線につき開
口径の異なる複数の接続孔を設けることにより、リソグ
ラフィ工程で生じるレジストの寸法のばらつき等があっ
てもオーバーエッチ量の安定した接続孔を形成すること
ができるため、電気的に安定な接続孔を備えた半導体装
置を形成することができる。
口径の異なる複数の接続孔を設けることにより、リソグ
ラフィ工程で生じるレジストの寸法のばらつき等があっ
てもオーバーエッチ量の安定した接続孔を形成すること
ができるため、電気的に安定な接続孔を備えた半導体装
置を形成することができる。
【図１】本発明の実施の形態における半導体装置の製造
方法の工程断面図である。
方法の工程断面図である。
【図２】本発明の実施の形態における半導体装置の製造
方法の工程断面図である。
方法の工程断面図である。
【図３】本発明の実施の形態における半導体装置の製造
方法の工程断面図である。
方法の工程断面図である。
【図４】本発明の実施の形態における半導体装置の製造
方法の工程断面図である。
方法の工程断面図である。
【図５】レジストの開口径とエッチング深さとの関係を
示す特性図である。
示す特性図である。
【図６】従来の半導体装置の断面図である。
１ シリコン基板
２ 分離酸化膜
３ ゲート酸化膜
４ ゲート電極
５ サイドウォール絶縁膜
６ Ｎ型拡散層
７ ＣＶＤシリコン酸化膜
８ ポリシリコンプラグ
９ 容量電極
１０ ＯＮＯ絶縁膜
１１ プレート電極
１２ ＣＶＤ酸化膜
１３ フォトレジスト
１４ 第１の開口部
１５ 第２の開口部
１６ 第３の開口部
１７ 第１のコンタクトホール
１８ 第２のコンタクトホール
１９ 第３のコンタクトホール
２０ 第１のコンタクトプラグ
２１ 第２のコンタクトプラグ
２２ 第３のコンタクトプラグ
２３ 第１のメタル配線
２４ 第２のメタル配線
２５ 第１のコンタクトホール
２６ 第２のコンタクトホール
─────────────────────────────────────────────────────
フロントページの続き
Ｆターム(参考） 4M104 AA01 BB01 BB14 BB40 CC01
DD06 DD16 FF17 FF18 FF22
HH20
5F004 AA01 DB03 EB01 EB03
5F033 HH07 JJ04 JJ18 JJ19 JJ33
KK01 KK07 LL04 NN34 QQ09
QQ11 QQ37 QQ39 RR04 SS11
VV10 WW01
5F083 AD24 GA27 JA04 JA39 JA40
MA05 MA06 MA17 MA18 MA19
PR21
Claims (10)
- 【請求項１】 上層の配線層を構成する一の配線と、下
層の配線層を構成する他の配線とを接続するために、開
口径の異なる複数の接続孔を設けた半導体装置。 - 【請求項２】 上層の配線層と、中層の配線層および下
層の配線層とを接続孔で接続した半導体装置であって、
前記上層の配線層を構成する一の配線と、前記中層の配
線層を構成する他の配線とを接続するために、開口径の
異なる複数の接続孔を設けたことを特徴とする半導体装
置。 - 【請求項３】 他の配線は、メモリセルのセルプレート
電極である請求項２記載の半導体装置。 - 【請求項４】 複数のうち少なくとも１つの接続孔は、
他の配線を貫通しない状態で接続されている請求項１，
２または３記載の半導体装置。 - 【請求項５】 いずれの開口径も０.５［μｍ］以下で
ある請求項１，２，３または４記載の半導体装置。 - 【請求項６】 上層の配線層と下層の配線層とを絶縁膜
に設けた接続孔で接続した半導体装置の製造方法であっ
て、前記絶縁膜をレジストパターンをマスクにしてエッ
チングすることにより、上層の配線層を構成する一の配
線と、下層の配線層を構成する他の配線とを接続するた
めの、開口径の異なる複数の接続孔を同時に形成するこ
とを特徴とする半導体装置の製造方法。 - 【請求項７】 上層の配線層と、中層の配線層および下
層の配線層とを絶縁膜に設けた接続孔で接続した半導体
装置の製造方法であって、前記絶縁膜をレジストパター
ンをマスクにしてエッチングすることにより、前記上層
の配線層を構成する一の配線と、前記中層の配線層を構
成する他の配線とを接続するための、開口径の異なる複
数の接続孔を同時に形成することを特徴とする半導体装
置の製造方法。 - 【請求項８】 他の配線は、メモリセルのセルプレート
電極である請求項７記載の半導体装置の製造方法。 - 【請求項９】 複数のうち少なくとも１つの接続孔は、
他の配線を貫通しないように形成される請求項６，７ま
たは８記載の半導体装置の製造方法。 - 【請求項１０】 いずれの開口径も０.５［μｍ］以下
である請求項６，７，８または９記載の半導体装置の製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001230278A JP2003045963A (ja) | 2001-07-30 | 2001-07-30 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001230278A JP2003045963A (ja) | 2001-07-30 | 2001-07-30 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003045963A true JP2003045963A (ja) | 2003-02-14 |
Family
ID=19062511
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001230278A Withdrawn JP2003045963A (ja) | 2001-07-30 | 2001-07-30 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003045963A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100753414B1 (ko) | 2006-02-24 | 2007-08-30 | 주식회사 하이닉스반도체 | 반도체 소자의 제조방법 |
| DE10394263B4 (de) * | 2003-07-02 | 2011-05-26 | Advanced Micro Devices Inc., Sunnyvale | Verfahren zur Herstellung einer integrierten Schaltung |
-
2001
- 2001-07-30 JP JP2001230278A patent/JP2003045963A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE10394263B4 (de) * | 2003-07-02 | 2011-05-26 | Advanced Micro Devices Inc., Sunnyvale | Verfahren zur Herstellung einer integrierten Schaltung |
| KR100753414B1 (ko) | 2006-02-24 | 2007-08-30 | 주식회사 하이닉스반도체 | 반도체 소자의 제조방법 |
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| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20080128 |
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| A761 | Written withdrawal of application |
Free format text: JAPANESE INTERMEDIATE CODE: A761 Effective date: 20090311 |