JPH04106971A - スタックトキャパシタ型ｄｒａｍ - Google Patents
スタックトキャパシタ型ｄｒａｍInfo
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- JPH04106971A JPH04106971A JP2224051A JP22405190A JPH04106971A JP H04106971 A JPH04106971 A JP H04106971A JP 2224051 A JP2224051 A JP 2224051A JP 22405190 A JP22405190 A JP 22405190A JP H04106971 A JPH04106971 A JP H04106971A
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
以下の順序に従って本発明を説明する。
Ａ、産業上の利用分野
Ｂ０発明の概要
Ｃ１従来技術［第５図］
Ｄ１発明が解決しようとする問題点
Ｅ０問題点を解決するための手段
１１作用
Ｇ、実施例［第１図乃至第４図］
Ｈ１発明の効果
（Ａ、産業上の利用分野）
本発明はスタックトキャパシタ型ＤＲＡＭ、特にビット
ラインがワードラインよりも上層でスタックトキャパシ
タの下部電極よりも下層にされ該下部電極や上部電極に
よってビットラインが静電的にシールドされたスタック
トキャパシタ型ＤＲＡＭに関する。
ラインがワードラインよりも上層でスタックトキャパシ
タの下部電極よりも下層にされ該下部電極や上部電極に
よってビットラインが静電的にシールドされたスタック
トキャパシタ型ＤＲＡＭに関する。
（Ｂ、発明の概要）
本発明は、上記のスタックトキャパシタ型ＤＲＡＭにお
いて、 眉間耐圧を確保しつつメモリセルの小型化を図るため、 ビットコンタクトとノードコンタクトを、開口にサイド
ウオールを形成することにより内径を小さくしたコンタ
クトホールを通してとったものである。
いて、 眉間耐圧を確保しつつメモリセルの小型化を図るため、 ビットコンタクトとノードコンタクトを、開口にサイド
ウオールを形成することにより内径を小さくしたコンタ
クトホールを通してとったものである。
（Ｃ，従来技術）［第５図］
スタックトキャパシタ型ＤＲＡＭは、一般に、スイッチ
ングトランジスタとなるＭＯＳトランジスタの形成後、
スタックトキャパシタを形成し、その後、ビットライン
を形成するという方法で製造された。従って、ワードラ
イン、スタックトキャパシタのストレージノード（下部
電極）、プレート電極（スタックトキャパシタの上部電
極）、ビットラインの順序で層が上になっている。
ングトランジスタとなるＭＯＳトランジスタの形成後、
スタックトキャパシタを形成し、その後、ビットライン
を形成するという方法で製造された。従って、ワードラ
イン、スタックトキャパシタのストレージノード（下部
電極）、プレート電極（スタックトキャパシタの上部電
極）、ビットラインの順序で層が上になっている。
しかし、近年、スタックトキャパシタよりも先にビット
ラインを形成したスタックトキャパシタ型ＤＲＡＭが開
発された。第５図（Ａ）、（Ｂ）はそのようなスタック
トキャパシタ型ＤＲＡＭを示すものであり、同図（Ａ）
は平面図、同図（Ｂ）は同図（Ａ）のＢ−Ｂ線に沿う断
面図である。
ラインを形成したスタックトキャパシタ型ＤＲＡＭが開
発された。第５図（Ａ）、（Ｂ）はそのようなスタック
トキャパシタ型ＤＲＡＭを示すものであり、同図（Ａ）
は平面図、同図（Ｂ）は同図（Ａ）のＢ−Ｂ線に沿う断
面図である。
同図において、ａはｐ型半導体基板、ｂ、ｃ、Ｃは該半
導体基板ａの表面部に選択的に形成されたｎ°型型数散
層、スイッチングトランジスタのソース・ドレイン領域
を成す。拡散層すはビットラインと接続されるソース・
ドレイン領域、拡散層Ｃ，Ｃはストレージノード（スタ
ックトキャパシタの下部電極）と接続されるソース・ド
レイン領域である。
導体基板ａの表面部に選択的に形成されたｎ°型型数散
層、スイッチングトランジスタのソース・ドレイン領域
を成す。拡散層すはビットラインと接続されるソース・
ドレイン領域、拡散層Ｃ，Ｃはストレージノード（スタ
ックトキャパシタの下部電極）と接続されるソース・ド
レイン領域である。
ｄはゲート絶縁膜、ｅは多結晶シリコンからなるワード
ライン、ｆは眉間絶縁膜、ｇは多結晶シリコンからなる
ビットライン、ｈはビットコンタクトホール、ｉは眉間
絶縁膜、ｊは多結晶シリコンからなるストレージノード
（スタックトキャパシタの下部電極）、ｋはノードコン
タクトホール、尼はスタックトキャパシタの誘電体を成
す誘電体膜、ｍはプレート電極（スタックトキャパシタ
の上部電極）で、メモリセルアレイ上に全面的に形成さ
れている。
ライン、ｆは眉間絶縁膜、ｇは多結晶シリコンからなる
ビットライン、ｈはビットコンタクトホール、ｉは眉間
絶縁膜、ｊは多結晶シリコンからなるストレージノード
（スタックトキャパシタの下部電極）、ｋはノードコン
タクトホール、尼はスタックトキャパシタの誘電体を成
す誘電体膜、ｍはプレート電極（スタックトキャパシタ
の上部電極）で、メモリセルアレイ上に全面的に形成さ
れている。
このようなスタックトキャパシタ型ＤＲＡＭは、ビット
ライン間をストレージノードｊやプレート電極ｍによっ
て静電的にシールドすることができるのでビット線シー
ルドスタックトキャパシタ型ＤＲＡＭと称され、更には
ＤＡＳＨと略称される（ Ｉ Ｅ Ｅ Ｅ ＴＲＡＮＳ
ＡＣＴＩＯＮＳ ＯＮ ＥＬＥＣＴＲＯＮ ＤＥＶＩＣ
ＥＳ、 ＶＯＬ、３７． ＮＯ，３，ＭＡＲＣＨ１９９
０）。
ライン間をストレージノードｊやプレート電極ｍによっ
て静電的にシールドすることができるのでビット線シー
ルドスタックトキャパシタ型ＤＲＡＭと称され、更には
ＤＡＳＨと略称される（ Ｉ Ｅ Ｅ Ｅ ＴＲＡＮＳ
ＡＣＴＩＯＮＳ ＯＮ ＥＬＥＣＴＲＯＮ ＤＥＶＩＣ
ＥＳ、 ＶＯＬ、３７． ＮＯ，３，ＭＡＲＣＨ１９９
０）。
（Ｄ、発明が解決しようとする問題点）上述した第５図
に示すスタックトキャパシタ型ＤＲＡＭは、ビットライ
ン間をストレージノードやプレート電極によって静電的
にシールドすることができるという利点を有するのでＤ
ＲＡＭの主流となる可能性を有する。しかし、１６Ｍビ
ット、６４Ｍビット更には１２８Ｍビットという記憶容
量増大の要求に応久ることは難しい。というのは、その
要求に応えるにはセルサイズを相当に縮小しなければな
らず、通常の技術ではそれが不可能だからである。
に示すスタックトキャパシタ型ＤＲＡＭは、ビットライ
ン間をストレージノードやプレート電極によって静電的
にシールドすることができるという利点を有するのでＤ
ＲＡＭの主流となる可能性を有する。しかし、１６Ｍビ
ット、６４Ｍビット更には１２８Ｍビットという記憶容
量増大の要求に応久ることは難しい。というのは、その
要求に応えるにはセルサイズを相当に縮小しなければな
らず、通常の技術ではそれが不可能だからである。
そのため、ビットコンタクト部及びノードコンタクト部
をセルファラインコンタクト技術を駆使して形成するこ
とが好ましいと一応はいえる。このセルファラインコン
タクト技術を説明すると、ワードラインｅ、ｅ、・・・
を形成した後膣ワードラインｅ、ｅ、・・・上に適宜な
厚さのダミー膜を形成し、その後サイドウオール技術に
より絶縁膜からなるサイドウオールを形成し、サイドウ
オール間に生じる間隙をコンタクトホールとして利用し
てビットラインｇと拡散層すとのコンタクト、即ち、ビ
ットコンタクトをとる。そして、ビットラインｇ、ｇ、
・・・の形成後膣ビットラインｇ、ｇ。
をセルファラインコンタクト技術を駆使して形成するこ
とが好ましいと一応はいえる。このセルファラインコン
タクト技術を説明すると、ワードラインｅ、ｅ、・・・
を形成した後膣ワードラインｅ、ｅ、・・・上に適宜な
厚さのダミー膜を形成し、その後サイドウオール技術に
より絶縁膜からなるサイドウオールを形成し、サイドウ
オール間に生じる間隙をコンタクトホールとして利用し
てビットラインｇと拡散層すとのコンタクト、即ち、ビ
ットコンタクトをとる。そして、ビットラインｇ、ｇ、
・・・の形成後膣ビットラインｇ、ｇ。
・・・上に適宜な厚さの絶縁膜ｊを眉間絶縁膜として形
成し、その後サイドウオール技術を駆使してビットライ
ンｇ、ｇ、・・・の側面に絶縁膜からなるサイドウオー
ルを形成し、しかる後、ストレージノードｊを形成する
というものである。
成し、その後サイドウオール技術を駆使してビットライ
ンｇ、ｇ、・・・の側面に絶縁膜からなるサイドウオー
ルを形成し、しかる後、ストレージノードｊを形成する
というものである。
しかしながら、このような技術によれば、加工性が悪く
、層間耐圧不良が起き易いという問題がある。というの
は、ビットラインｉの側面のサイドウオールはそれと同
じ材質からなる眉間絶縁膜ｆを下地として形成され、サ
イドウオール形成のための異方性エツチングの際にエツ
チングストッパとなるものがなく、その異方性エツチン
グにより眉間絶縁膜ｆが侵蝕されてしまう可能性がある
からである。
、層間耐圧不良が起き易いという問題がある。というの
は、ビットラインｉの側面のサイドウオールはそれと同
じ材質からなる眉間絶縁膜ｆを下地として形成され、サ
イドウオール形成のための異方性エツチングの際にエツ
チングストッパとなるものがなく、その異方性エツチン
グにより眉間絶縁膜ｆが侵蝕されてしまう可能性がある
からである。
だからといって、それに代えて通常のアラインコンタク
ト技術、即ち、下地配線に対して一定距離をおいてパタ
ーニングできる大きさのコンタクトホールを形成すると
いう技術によれば、加工性が悪く耐圧低下の虞れがある
という問題は解決できるが、フォトレジストを用いての
微細加工技術の限界を越えて微細なコンタクトホールを
形成することができず、セルフサイズが大幅に大きくな
ってしまうのである。
ト技術、即ち、下地配線に対して一定距離をおいてパタ
ーニングできる大きさのコンタクトホールを形成すると
いう技術によれば、加工性が悪く耐圧低下の虞れがある
という問題は解決できるが、フォトレジストを用いての
微細加工技術の限界を越えて微細なコンタクトホールを
形成することができず、セルフサイズが大幅に大きくな
ってしまうのである。
本発明はこのような問題点を解決すべく為されたもので
あり、眉間耐圧を確保しつつメモリセルの小型化を図る
ことを特徴とする。
あり、眉間耐圧を確保しつつメモリセルの小型化を図る
ことを特徴とする。
（Ｅ、問題点を解決するための手段）
本発明スタックトキャパシタ型ＤＲＡＭは上記問題点を
解決するため、ビットコンタクトとノードコンタクトを
、開口にサイドウオールを形成することにより内径を小
さ（したコンタクトホールを通してとってなることを特
徴とする。
解決するため、ビットコンタクトとノードコンタクトを
、開口にサイドウオールを形成することにより内径を小
さ（したコンタクトホールを通してとってなることを特
徴とする。
（Ｆ、作用）
本発明スタックトキャパシタ型ＤＲＡＭによれば、開口
の内側面にサイドウオールを形成することにより内径を
小さくしたコンタクトホールを形成するので、フォトレ
ジストを用いての微細加工技術の限界を越えて微細なコ
ンタクトホールな形成することができ、延いてはワード
ライン間の間隔を狭（することができる。従って、メモ
リセルの微細化を図ることができる。
の内側面にサイドウオールを形成することにより内径を
小さくしたコンタクトホールを形成するので、フォトレ
ジストを用いての微細加工技術の限界を越えて微細なコ
ンタクトホールな形成することができ、延いてはワード
ライン間の間隔を狭（することができる。従って、メモ
リセルの微細化を図ることができる。
（Ｇ、実施例）［第１図乃至第４図］
以下、本発明スタックトキャパシタ型
ＤＲＡＭを図示実施例に従って詳細に説明する。
第１図及び第２図は本発明スタックトキャパシタ型ＤＲ
ＡＭの一つの実施例を示すもので、第１図は平面図、第
２図は第１図の２−２線に沿う断面図である。
ＡＭの一つの実施例を示すもので、第１図は平面図、第
２図は第１図の２−２線に沿う断面図である。
図面において、１はｐ型半導体基板、２は半導体基板１
の表面部の選択酸化により形成されたフィールド絶縁膜
、３はゲート絶縁膜、４はポリサイドからなるワードラ
イン（ゲート電極）、５はワードライン４の側面に形成
されたＳｉＯ２からなるサイドウオール、６ａ、６ｂは
ソース・ドレイン領域を成す拡散層で、６ａはビットラ
インと接続された拡散層、６ｂはストレージノードと接
続された拡散層、７はＳｉＯ□とＰＳＧとからなる二層
構造の眉間絶縁膜、８は該層間絶縁膜７に形成されたビ
ットコンタクトホールであり、開口にサイドウオールを
形成することにより内径を小径にするという技術により
形成されており、眉間絶縁膜７に対するフォトエツチン
グ処理により形成されているのではない。尚、このビッ
トコンタクトホール８の形成は、後における第３図に従
っての説明において明らかにされる。
の表面部の選択酸化により形成されたフィールド絶縁膜
、３はゲート絶縁膜、４はポリサイドからなるワードラ
イン（ゲート電極）、５はワードライン４の側面に形成
されたＳｉＯ２からなるサイドウオール、６ａ、６ｂは
ソース・ドレイン領域を成す拡散層で、６ａはビットラ
インと接続された拡散層、６ｂはストレージノードと接
続された拡散層、７はＳｉＯ□とＰＳＧとからなる二層
構造の眉間絶縁膜、８は該層間絶縁膜７に形成されたビ
ットコンタクトホールであり、開口にサイドウオールを
形成することにより内径を小径にするという技術により
形成されており、眉間絶縁膜７に対するフォトエツチン
グ処理により形成されているのではない。尚、このビッ
トコンタクトホール８の形成は、後における第３図に従
っての説明において明らかにされる。
９はポリサイドからなるビットラインで、多結晶シリコ
ン膜９ａとシリサイド膜９ｂからなる。
ン膜９ａとシリサイド膜９ｂからなる。
該ビットライン９、特にその多結晶シリコン膜９ａが上
記ビットコンタクトホール８を通して拡散層６ａに接続
されている。１０は眉間絶縁膜で、ＳｉＯ□とＰＳＧと
からなる。１１は層間絶縁膜１０及び上記層間絶縁膜７
に形成されたノードコンタクトホールで、これも開口に
サイドウオールを形成することにより内径を小径にする
という技術により形成されている。
記ビットコンタクトホール８を通して拡散層６ａに接続
されている。１０は眉間絶縁膜で、ＳｉＯ□とＰＳＧと
からなる。１１は層間絶縁膜１０及び上記層間絶縁膜７
に形成されたノードコンタクトホールで、これも開口に
サイドウオールを形成することにより内径を小径にする
という技術により形成されている。
１２は多結晶シリコンからなるストレージノード、１３
は該ストレージノード１２の側面に形成されたサイドウ
オールで、上記小径のノードコンタクトホール１１の形
成に寄与したサイドウオールがこれであり、５ｉＯ＝と
ＰＳＧからなる。
は該ストレージノード１２の側面に形成されたサイドウ
オールで、上記小径のノードコンタクトホール１１の形
成に寄与したサイドウオールがこれであり、５ｉＯ＝と
ＰＳＧからなる。
１４はストレージノード１２と拡散層６ｂとの間を接続
する多結晶シリコン層であり、ノードコンタクトホール
１１を通して拡散層６ｂに接続されている。
する多結晶シリコン層であり、ノードコンタクトホール
１１を通して拡散層６ｂに接続されている。
１５は誘電体膜、１６はメモリセルアレイ上に全面的に
形成されたプレート電極である。
形成されたプレート電極である。
このようなスタックトキャパシタ型ＤＲＡＭによれば、
ビットコンタクトホール８及びノードコンタクト１１が
共に開口にサイドウオールを形成することにより内径を
小さくしたコンタクトホールを形成するという技術によ
り形成されており、フォトレジストを用いての微細加工
技術の限界を越えて微細なコンタクトホールを形成する
ことができる。従って、ワードライン間の間隔をより小
さくすることができ、メモリセルサイズを小さくするこ
とができる。
ビットコンタクトホール８及びノードコンタクト１１が
共に開口にサイドウオールを形成することにより内径を
小さくしたコンタクトホールを形成するという技術によ
り形成されており、フォトレジストを用いての微細加工
技術の限界を越えて微細なコンタクトホールを形成する
ことができる。従って、ワードライン間の間隔をより小
さくすることができ、メモリセルサイズを小さくするこ
とができる。
第３図（Ａ）乃至（Ｒ）は第１図及び第２図に示したス
タックトキャパシタ型ＤＲＡＭの製造方法を工程順に示
す断面図である。
タックトキャパシタ型ＤＲＡＭの製造方法を工程順に示
す断面図である。
（Ａ）従来のスタックトキャパシタ型ＤＲＡＭの製造方
法と同様の方法でスイッチングトランジスタを形成する
。第３図（Ａ）はスイッチングトランジスタの拡散層６
ａ、６ｂの形成後の状態を示す。
法と同様の方法でスイッチングトランジスタを形成する
。第３図（Ａ）はスイッチングトランジスタの拡散層６
ａ、６ｂの形成後の状態を示す。
（Ｂ）次に、眉間絶縁膜７を表面に形成し、更に該眉間
絶縁膜７上にエツチングストップ及びエツチング終点検
出用多結晶シリコン膜１７を形成し、該多結晶シリコン
膜１７上にダミー３ｉＯ２膜１８を形成する。第３図（
Ｂ）はダミーＳｉＯ□膜１８形成後の状態を示す。
絶縁膜７上にエツチングストップ及びエツチング終点検
出用多結晶シリコン膜１７を形成し、該多結晶シリコン
膜１７上にダミー３ｉＯ２膜１８を形成する。第３図（
Ｂ）はダミーＳｉＯ□膜１８形成後の状態を示す。
（Ｃ）次に、フォトレジスト膜１９をマスクとするエツ
チングにより同図（Ｃ）に示すようにダミー５ｉｎ２膜
１８のビットコンタクトをとるべき位置に開口２０を形
成する。ｄはこの開口２０の径である。
チングにより同図（Ｃ）に示すようにダミー５ｉｎ２膜
１８のビットコンタクトをとるべき位置に開口２０を形
成する。ｄはこの開口２０の径である。
（Ｄ）次に、同図（Ｄ）に示すように、上記開口２０の
内周面に５ｉｎ２からなるサイドウオール２１を形成す
る。このサイドウオール２１は例えばＳｉｎ、とシリコ
ンナイトライドからなる。
内周面に５ｉｎ２からなるサイドウオール２１を形成す
る。このサイドウオール２１は例えばＳｉｎ、とシリコ
ンナイトライドからなる。
（Ｅ）次に、同図（Ｅ）に示すように、上記エツチング
ストップ及びエツチング終点検出用多結晶シリコン膜１
７を、上記ダミー５ｉＯａ膜１８及びサイドウオール２
１をマスクとしてエツチングする。
ストップ及びエツチング終点検出用多結晶シリコン膜１
７を、上記ダミー５ｉＯａ膜１８及びサイドウオール２
１をマスクとしてエツチングする。
（Ｆ）次に、同図（Ｆ）に示すように、Ｓ ｉ Ｏｘを
エッチバックすることによりダミー５ｉＯａ膜１８及び
サイドウオール２１を除去すると共にビットコンタクト
ホール８を形成する。このビットコンタクトホール８の
径は上記開口２０の径ｄよりも相当に小さくなる。
エッチバックすることによりダミー５ｉＯａ膜１８及び
サイドウオール２１を除去すると共にビットコンタクト
ホール８を形成する。このビットコンタクトホール８の
径は上記開口２０の径ｄよりも相当に小さくなる。
（Ｇ）次に、同図（Ｇ）に示すように多結晶シリコン膜
９ａを形成する。該多結晶シリコン膜９ａはビットコン
タクトホール８にて拡散層６ａとコンタクトし、また、
上記エツチングストップ及びエツチング終点検出用多結
晶シリコン膜１７と一体化してポリサイドからなるビッ
トライン９を構成する多結晶シリコン膜となるのである
。
９ａを形成する。該多結晶シリコン膜９ａはビットコン
タクトホール８にて拡散層６ａとコンタクトし、また、
上記エツチングストップ及びエツチング終点検出用多結
晶シリコン膜１７と一体化してポリサイドからなるビッ
トライン９を構成する多結晶シリコン膜となるのである
。
（Ｈ）次に、同図（Ｈ）に示すようにビットライン９を
構成するシリサイド膜９ｂを形成する。
構成するシリサイド膜９ｂを形成する。
（Ｉ）次に、同図（Ｉ）に示すようにレジスト膜２２を
マスクとして多結晶シリコン膜９ａ及びシリサイド膜９
ｂを選択的にエツチングすることによりビットライン９
を形成する。
マスクとして多結晶シリコン膜９ａ及びシリサイド膜９
ｂを選択的にエツチングすることによりビットライン９
を形成する。
（Ｊ）次に、同図（Ｊ）に示すように、Ｓ ｉ Ｏ２及
びＰＳＧからなる層間絶縁膜１０を形成する。
びＰＳＧからなる層間絶縁膜１０を形成する。
（Ｋ）次に、同図（Ｋ）に示すように、ストレージノー
ドとなる多結晶シリコン膜１２を形成する。
ドとなる多結晶シリコン膜１２を形成する。
（Ｌ）次に、同図（Ｌ）に示すように、多結晶シリコン
膜１２のノードコンタクトをとるべき部分をレジスト膜
２３をマスクとする選択的エツチングにより除去する。
膜１２のノードコンタクトをとるべき部分をレジスト膜
２３をマスクとする選択的エツチングにより除去する。
２４はこのエツチングにより多結晶シリコン膜１２のノ
ードコンタクトをとるべき部分に形成された開口である
。
ードコンタクトをとるべき部分に形成された開口である
。
（Ｍ）次に、同図（Ｍ）に示すように、多結晶シリコン
膜１２の開口２４の内側面にＳｉＯ２とシリコンナイト
ライドからなるサイドウオール１３を形成する。
膜１２の開口２４の内側面にＳｉＯ２とシリコンナイト
ライドからなるサイドウオール１３を形成する。
（Ｎ）次に、同図（Ｎ）に示すように、多結晶シリコン
膜１２及びサイドウオール１３をマスクとして層間絶縁
膜７及び１０をエツチングすることによりノードコンタ
クトホール１１を形成する。
膜１２及びサイドウオール１３をマスクとして層間絶縁
膜７及び１０をエツチングすることによりノードコンタ
クトホール１１を形成する。
（０）次に、同図（０）に示すように、多結晶ジノコン
膜１４を形成する。該多結晶シリコン膜１４はノードコ
ンタクトホール１１にて拡散層６ｂとコンタクトし、ス
トレージノード１２ともコンタクトしている。即ち、該
多結晶シリコン膜１４は拡散層６ｂとストレージノード
１２との間を電気的に接続する役目を果す。
膜１４を形成する。該多結晶シリコン膜１４はノードコ
ンタクトホール１１にて拡散層６ｂとコンタクトし、ス
トレージノード１２ともコンタクトしている。即ち、該
多結晶シリコン膜１４は拡散層６ｂとストレージノード
１２との間を電気的に接続する役目を果す。
（Ｐ）次に、同図（Ｐ）に示すように、多結晶シリコン
膜１４及び１２を、レジスト膜２５をマスクとするエツ
チングによりバターニングすることによりストレージノ
ード１２を形成する。
膜１４及び１２を、レジスト膜２５をマスクとするエツ
チングによりバターニングすることによりストレージノ
ード１２を形成する。
（Ｑ）次に、同図（Ｑ）に示すように、誘電体膜１５を
形成する。
形成する。
（Ｒ）その後、同図（Ｒ）に示すように、多結晶シリコ
ンからなるプレート電極１６を全面的に形成する。
ンからなるプレート電極１６を全面的に形成する。
尚、第３図に示す製造方法において、工程（Ｂ）の終了
後、薄い多結晶シリコン膜を形成するようにしても良い
。第４図は該多結晶シリコン膜２６形成後にレジスト膜
２５を形成した状態を示している。この多結晶シリコン
膜２６はサイドウオール２１の形成のための異方性エツ
チングの際のエツチングストッパ及び終点検出手段とし
て利用できる。
後、薄い多結晶シリコン膜を形成するようにしても良い
。第４図は該多結晶シリコン膜２６形成後にレジスト膜
２５を形成した状態を示している。この多結晶シリコン
膜２６はサイドウオール２１の形成のための異方性エツ
チングの際のエツチングストッパ及び終点検出手段とし
て利用できる。
（Ｈ，発明の効果）
以上に述べたように、本発明スタックトキャパシタ型Ｄ
ＲＡＭは、ビットラインがワードラインよりも上層でス
タックトキャパシタの下部電極よりも下層にされ少なく
とも該下部電極によってビットラインが静電的にシール
ドされたスタックトキャパシタ型ＤＲＡＭにおいて、上
記ビットラインと半導体基板表面部の拡散層とのコンタ
クトであるビットコンタクトと、上記スタックトキャパ
シタの下部電極と半導体基板表面部の別の拡散層とのコ
ンタクトであるノードコンタクトとを、コンタクト形成
部に形成した開口内にサイドウオールを形成することに
より内径を小さくしたコンタクトホールを通してとって
なることを特徴とするものである。
ＲＡＭは、ビットラインがワードラインよりも上層でス
タックトキャパシタの下部電極よりも下層にされ少なく
とも該下部電極によってビットラインが静電的にシール
ドされたスタックトキャパシタ型ＤＲＡＭにおいて、上
記ビットラインと半導体基板表面部の拡散層とのコンタ
クトであるビットコンタクトと、上記スタックトキャパ
シタの下部電極と半導体基板表面部の別の拡散層とのコ
ンタクトであるノードコンタクトとを、コンタクト形成
部に形成した開口内にサイドウオールを形成することに
より内径を小さくしたコンタクトホールを通してとって
なることを特徴とするものである。
従って、本発明スタックトキャパシタ型ＤＲＡＭによれ
ば、開口の内側面にサイドウオールを形成することによ
り内径を小さくしたコンタクトホールを形成するので、
フォトレジストを用いての微細加工技術の限界を越えて
微細なコンタクトホールを形成することができ、延いて
はワードライン間の間隔を狭くすることができる。依っ
て、メモリセルのサイズを小さ（することができる。
ば、開口の内側面にサイドウオールを形成することによ
り内径を小さくしたコンタクトホールを形成するので、
フォトレジストを用いての微細加工技術の限界を越えて
微細なコンタクトホールを形成することができ、延いて
はワードライン間の間隔を狭くすることができる。依っ
て、メモリセルのサイズを小さ（することができる。
第１図乃至第３図は本発明スタックトキャパシタ型ＤＲ
ＡＭの一つの実施例を説明するためのもので、第１図は
平面図、第２図は第１図の２−２線に沿う断面図、第３
図（Ａ）乃至（Ｒ）はスタックトキャパシタ型ＤＲＡＭ
の製造方法を工程順に示す断面図、第４図は別の製造方
法を示す断面図、第５図（Ａ）、（Ｂ）は従来例を示す
もので、同図（Ａ）は平面図、同図（Ｂ）は同図（Ａ）
のＢ−Ｂ線に沿う断面図である。 符号の説明 １・・・半導体基板、 ４・・・ワードライン、 ６ａ、６ｂ・・・拡散層、 ８・・・ビットコンタクトホール、 ９ （９ａ、９ｂ） ・・・ビットライン、１１・・
・ノードコンタクトホール、 １２・・・ストレージノード（スタックトキャパシタの
下部電極）、 ２０・・・開口、 ２４・・・開口。 出 願 人 ソニー株式会社 半壜イ本基板 ．１７ ．１９ 第 ３ 丙 第 図
ＡＭの一つの実施例を説明するためのもので、第１図は
平面図、第２図は第１図の２−２線に沿う断面図、第３
図（Ａ）乃至（Ｒ）はスタックトキャパシタ型ＤＲＡＭ
の製造方法を工程順に示す断面図、第４図は別の製造方
法を示す断面図、第５図（Ａ）、（Ｂ）は従来例を示す
もので、同図（Ａ）は平面図、同図（Ｂ）は同図（Ａ）
のＢ−Ｂ線に沿う断面図である。 符号の説明 １・・・半導体基板、 ４・・・ワードライン、 ６ａ、６ｂ・・・拡散層、 ８・・・ビットコンタクトホール、 ９ （９ａ、９ｂ） ・・・ビットライン、１１・・
・ノードコンタクトホール、 １２・・・ストレージノード（スタックトキャパシタの
下部電極）、 ２０・・・開口、 ２４・・・開口。 出 願 人 ソニー株式会社 半壜イ本基板 ．１７ ．１９ 第 ３ 丙 第 図
Claims (1)
- （１）ビットラインがワードラインよりも上層でスタッ
クトキャパシタの下部電極よりも下層にされ少なくとも
該下部電極によってビットラインが静電的にシールドさ
れたスタックトキャパシタ型ＤＲＡＭにおいて、 上記ビットラインと半導体基板表面部の拡散層とのコン
タクトであるビットコンタクトと、上記スタックトキャ
パシタの下部電極と半導体基板表面部の別の拡散層との
コンタクトであるノードコンタクトとを、コンタクト形
成部に形成した開口内にサイドウォールを形成すること
により内径を小さくしたコンタクトホールを通してとっ
てなることを特徴とするスタックトキャパシタ型 ＤＲＡＭ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22405190A JP3165693B2 (ja) | 1990-08-25 | 1990-08-25 | スタックトキャパシタ型ｄｒａｍ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22405190A JP3165693B2 (ja) | 1990-08-25 | 1990-08-25 | スタックトキャパシタ型ｄｒａｍ |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000256456A Division JP3374837B2 (ja) | 2000-07-24 | 2000-07-24 | スタックトキャパシタ型ｄｒａｍの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04106971A true JPH04106971A (ja) | 1992-04-08 |
| JP3165693B2 JP3165693B2 (ja) | 2001-05-14 |
Family
ID=16807823
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22405190A Expired - Fee Related JP3165693B2 (ja) | 1990-08-25 | 1990-08-25 | スタックトキャパシタ型ｄｒａｍ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3165693B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6559499B1 (en) * | 2000-01-04 | 2003-05-06 | Agere Systems Inc. | Process for fabricating an integrated circuit device having capacitors with a multilevel metallization |
| US8489009B2 (en) | 2010-01-29 | 2013-07-16 | Ricoh Company, Limited | Fixing device and image forming apparatus including same |
-
1990
- 1990-08-25 JP JP22405190A patent/JP3165693B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6559499B1 (en) * | 2000-01-04 | 2003-05-06 | Agere Systems Inc. | Process for fabricating an integrated circuit device having capacitors with a multilevel metallization |
| US8489009B2 (en) | 2010-01-29 | 2013-07-16 | Ricoh Company, Limited | Fixing device and image forming apparatus including same |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3165693B2 (ja) | 2001-05-14 |
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Legal Events
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