JPH04179274A - 半導体記憶装置の製造方法 - Google Patents
半導体記憶装置の製造方法Info
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- JPH04179274A JPH04179274A JP2307687A JP30768790A JPH04179274A JP H04179274 A JPH04179274 A JP H04179274A JP 2307687 A JP2307687 A JP 2307687A JP 30768790 A JP30768790 A JP 30768790A JP H04179274 A JPH04179274 A JP H04179274A
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
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- H—ELECTRICITY
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
′Ｌ産業上の利用分野Ｊ
本発明は、電気的に占き換え「げ能な浮遊ゲート型半導
体記憶装置、特に、書込時間を短縮する要求の強い大容
量の半導体記憶装置に最適な構造に関する。
体記憶装置、特に、書込時間を短縮する要求の強い大容
量の半導体記憶装置に最適な構造に関する。
従来の書ぎ込み時間を短縮したＣ以下高速書込と称す。
）浮遊ゲート型の書き換え可能な半４体記憶装置（以下
ＥＰＲＯＭと略す）の構造を第２図に示す。
ＥＰＲＯＭと略す）の構造を第２図に示す。
この構造は、古くは菊地他のＰｒｏｃｅｅｄｉｎｇｓ
ｏｆｔｈｅ ９ｔｈ Ｃｏｎｆｅｒｅｎｃｅ ｏｎ ５
ｏｌｉｄ−５ｔａｔｅ Ｄｃｖ−ｉｃｅｓ（１９７７年
）に掲載のｌ”Ａ ＤＳＡ−ｔｙｐｅ Ｎｏｎ−Ｖｏｌ
ａｔｉｌｅＭｅｍｏｒｙ Ｔｒａｎｓｉｓｔｏｒ ｗｉ
ｔｈ Ｓｅｌｆ−Ａｌｉｇｎｅｄ Ｇ−ａｔｅｓｊ ’
）：た、吉川邦良他の日経マイクロデバイス１９９０年
１月号掲載の１比例縮小則を新たに提案、信頼性と性能
を両立ｊなどで示されている不純物の自己整合的な拡散
構造ｃ以下ＤＳＡ （Ｄｉｒ−ｆｕｓｉｏｎ−５ｅｌｆ
−Ａｌｉｇｎｍｅｎ？）構造と略す。〕が代表的である
。これらの従来例の構造と動作原理を第２図を用いて説
明する。Ｐ型シリコンからなる半導体基板１１の表面に
素子分離領域１４に囲まれて素子領域を有し、素子領域
は半導体基板１］表面に形成した第１ゲート絶縁膜１５
．第］ゲート絶縁膜十の浮遊ゲート１２．浮遊ゲート１
２上の第２ゲート絶縁膜１６、及び第２ゲート絶縁膜１
６ｊ−の制御ゲート１３よりなる積層型のゲート電極と
、ゲート電極に覆われていない半導体ノ、（板表面には
、第１のドレイン拡散層１７．第２のドレイン拡散層１
８及びソース拡散層１９を有しＣいる。
ｏｆｔｈｅ ９ｔｈ Ｃｏｎｆｅｒｅｎｃｅ ｏｎ ５
ｏｌｉｄ−５ｔａｔｅ Ｄｃｖ−ｉｃｅｓ（１９７７年
）に掲載のｌ”Ａ ＤＳＡ−ｔｙｐｅ Ｎｏｎ−Ｖｏｌ
ａｔｉｌｅＭｅｍｏｒｙ Ｔｒａｎｓｉｓｔｏｒ ｗｉ
ｔｈ Ｓｅｌｆ−Ａｌｉｇｎｅｄ Ｇ−ａｔｅｓｊ ’
）：た、吉川邦良他の日経マイクロデバイス１９９０年
１月号掲載の１比例縮小則を新たに提案、信頼性と性能
を両立ｊなどで示されている不純物の自己整合的な拡散
構造ｃ以下ＤＳＡ （Ｄｉｒ−ｆｕｓｉｏｎ−５ｅｌｆ
−Ａｌｉｇｎｍｅｎ？）構造と略す。〕が代表的である
。これらの従来例の構造と動作原理を第２図を用いて説
明する。Ｐ型シリコンからなる半導体基板１１の表面に
素子分離領域１４に囲まれて素子領域を有し、素子領域
は半導体基板１］表面に形成した第１ゲート絶縁膜１５
．第］ゲート絶縁膜十の浮遊ゲート１２．浮遊ゲート１
２上の第２ゲート絶縁膜１６、及び第２ゲート絶縁膜１
６ｊ−の制御ゲート１３よりなる積層型のゲート電極と
、ゲート電極に覆われていない半導体ノ、（板表面には
、第１のドレイン拡散層１７．第２のドレイン拡散層１
８及びソース拡散層１９を有しＣいる。
このうち、第２の１・ルイン拡散層］８は、ソース拡散
層１９と同じＮ型の不純物より形成さλ９．ているが、
第１のドレイン拡散層１７ば、゛ｌ′；：１体ノ、（：
扱と同じＰ型の不純物により成り、その濃度は半導体基
板に対して１０〜１００倍程度濃く、自己整合的に第２
のドレイン拡散層１８を囲んていることが特長である。
層１９と同じＮ型の不純物より形成さλ９．ているが、
第１のドレイン拡散層１７ば、゛ｌ′；：１体ノ、（：
扱と同じＰ型の不純物により成り、その濃度は半導体基
板に対して１０〜１００倍程度濃く、自己整合的に第２
のドレイン拡散層１８を囲んていることが特長である。
その結果、浮遊ゲート直１・の第２のドレイン拡散層１
８の近傍では、チャネルの電界が強くなり、ポットな電
子が生成され易く、高速書き込みの浮遊ゲート型のＥＰ
ＲＯＭが形成出来た。
８の近傍では、チャネルの電界が強くなり、ポットな電
子が生成され易く、高速書き込みの浮遊ゲート型のＥＰ
ＲＯＭが形成出来た。
このような従来の浮遊ゲート型のＥＰＲＯＭでは、第２
のドレイン拡散層１８が自己整合的に第１のドレイン拡
散層１７に囲まれているので必然的に第２のドレイン拡
散層の静電的な接合容量の増大をもたらし、メモリセル
をアレイ状に配置した際に、ドレイン拡散層に接続した
配線の容量増大をもたらし、装置の読出し時のアクセス
時間の低下や書き込み時の書き込み特性の低下の原因と
なった。また、同じく第２のドレイン拡散層１８は、シ
リコン基板より１０〜１００倍高濃度のＰ型不純物層で
ある第１のドレイン拡散層Ｉ７で囲まれているので、ド
レイン拡散層のブレークダウン電圧が下がる効果も避け
られず、特にＥＰ ＲＯＭの書き込み時にドレインに印
加される電圧の上限を下げる事が必要になり、このＪ：
うなりＳＡ構造を用いたにもかかわらず高速書込の性能
がそこなわれる場合がしばしばみられた。ここで、ドレ
イン拡散層のブレークタウン電圧の低下について重要な
ことは、フレークダウン電圧の低下をもたらすのが主に
第２のドレイン拡散層１８が、素子分離領域１４の下の
半導体基板表面に形成されているチャネルストッパー２
０の不純物層と接する領域においてであるという点にあ
る。これは、−６〜 チャネルストッパーは、半導体基板と同じＰ型で第１の
ドレイン拡散層１７と同様に、半導体基板よりも数１０
倍高濃度で形成されているため、第２の１１−・イン拡
散層］８と手なる領域では、１Ｊｉｊ−名の合訓で特に
濃いＰ型領域が形成されるからである。その結果、その
領域にＮ型の第２のドレイン拡散層１８が接近した場合
、１・ルイン拡散層のフレークダウン電圧は最も低い値
を示すことになる。
のドレイン拡散層１８が自己整合的に第１のドレイン拡
散層１７に囲まれているので必然的に第２のドレイン拡
散層の静電的な接合容量の増大をもたらし、メモリセル
をアレイ状に配置した際に、ドレイン拡散層に接続した
配線の容量増大をもたらし、装置の読出し時のアクセス
時間の低下や書き込み時の書き込み特性の低下の原因と
なった。また、同じく第２のドレイン拡散層１８は、シ
リコン基板より１０〜１００倍高濃度のＰ型不純物層で
ある第１のドレイン拡散層Ｉ７で囲まれているので、ド
レイン拡散層のブレークダウン電圧が下がる効果も避け
られず、特にＥＰ ＲＯＭの書き込み時にドレインに印
加される電圧の上限を下げる事が必要になり、このＪ：
うなりＳＡ構造を用いたにもかかわらず高速書込の性能
がそこなわれる場合がしばしばみられた。ここで、ドレ
イン拡散層のブレークタウン電圧の低下について重要な
ことは、フレークダウン電圧の低下をもたらすのが主に
第２のドレイン拡散層１８が、素子分離領域１４の下の
半導体基板表面に形成されているチャネルストッパー２
０の不純物層と接する領域においてであるという点にあ
る。これは、−６〜 チャネルストッパーは、半導体基板と同じＰ型で第１の
ドレイン拡散層１７と同様に、半導体基板よりも数１０
倍高濃度で形成されているため、第２の１１−・イン拡
散層］８と手なる領域では、１Ｊｉｊ−名の合訓で特に
濃いＰ型領域が形成されるからである。その結果、その
領域にＮ型の第２のドレイン拡散層１８が接近した場合
、１・ルイン拡散層のフレークダウン電圧は最も低い値
を示すことになる。
［゛課題を解決するための手段」
本発明のＥＰＲＯＭのｌ−” ｌ／イン拡１役層は、ド
レイン拡散層が、ソース拡散層と同［７シリコン基板と
反対ｊり′市型の第１の１・゛レイン拡１１シ層と２１
′、：ｒ、、Ｘ体基板と同じ導′屯型の第２のドレイン
拡散層とにより二重に形成されているが、従来とは異な
り第１のドレイン拡散層は第２のドレイン拡散層を完全
にＵ（４むので゛はなく、１下遊’ｙ”−１・１白−１
・の第２の１・ルイン拡散層端部すなわちＭ ＯＳ ｌ
ｉ” Ｅ Ｔのヂ１．ネルか形ｒｔ２．さ）１、イ：）
領域のドレイン端てのみ第２のｌ’レイン拡散層よりも
先に延ひて形成されている点に特Ｊそがある、一方、そ
の製造方法は素子分離領域及び制御ゲート、浮遊ゲート
を形成した後、ソース拡散層上をフォトレジスト等でマ
スクしてシリコン基板と同じ導電型の不純物イオンを所
定のコ―ネルギーでシリコン基板に対し所定の角度でイ
オン注入することにより形成しようとする１′ｌを特長
としている。
レイン拡散層が、ソース拡散層と同［７シリコン基板と
反対ｊり′市型の第１の１・゛レイン拡１１シ層と２１
′、：ｒ、、Ｘ体基板と同じ導′屯型の第２のドレイン
拡散層とにより二重に形成されているが、従来とは異な
り第１のドレイン拡散層は第２のドレイン拡散層を完全
にＵ（４むので゛はなく、１下遊’ｙ”−１・１白−１
・の第２の１・ルイン拡散層端部すなわちＭ ＯＳ ｌ
ｉ” Ｅ Ｔのヂ１．ネルか形ｒｔ２．さ）１、イ：）
領域のドレイン端てのみ第２のｌ’レイン拡散層よりも
先に延ひて形成されている点に特Ｊそがある、一方、そ
の製造方法は素子分離領域及び制御ゲート、浮遊ゲート
を形成した後、ソース拡散層上をフォトレジスト等でマ
スクしてシリコン基板と同じ導電型の不純物イオンを所
定のコ―ネルギーでシリコン基板に対し所定の角度でイ
オン注入することにより形成しようとする１′ｌを特長
としている。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例の高速書込の浮遊ゲート型Ｅ
ＰＲＯＭの断面図である。１０１６〜１０１７ｃｍ−３
の不純物濃度を有するＰ型シリコンより成る半導体基板
１１の表面に選択酸化法（ＬＯＣＯ３法）により形成し
た酸化シリコンより成る素子分離領域１′４を有し、そ
れらの素子分離領域１４により周囲を囲まれた半導体基
板１１の表面には、約１．００人のｊ漠Ｊ：、−１の酸
化シリコン」：り成る第１のゲート絶縁膜１５を有して
いる。さらに第１のゲート絶縁膜１５上には多結晶シリ
コンより成る浮遊ゲート１２．約２００人の膜厚の酸化
シリコンより成る第２のゲート絶縁膜１６、さらに多結
晶ンリコ−・より成る制御ゲート１：３が順次積み１げ
らり、た積層構造のケート電極をイジし、ゲート電％と
素了分翻（領域に覆われていない半導体基板１１の表面
にはケート′屯極をはさんてソース拡ｆｆ＆層１９と、
ｉｓ’ Ｉ／イン拡散層が形成されているが、ドレイン
拡１１１女層はホウ素のようなＩ）型の不純物より成る
第１のドレ・イン拡散層１７とヒ素のようなＮ型の不純
物より成る第２のｌ” ［／イン拡散層１８より成る二
重の構造を１１．ている。ここで、第１のＦレイン拡散
層１７は浮遊ゲ−ト１２に覆われた領域な除いては、第
２の１・し・イン拡散層１８よりも不純物濃度のピーク
値の位置が半導体基板］１の表面から浅く形成されてい
るが、浮遊ゲート１２に覆われた領域では、第１のドレ
イン拡散層１７の方が第２のドレイン拡散層１８よりも
浮遊ゲート縁端、Ｌすｒ＋ ＜延ひている事を特長とし
ている２、次に、このような構造を得るための製造方法
を第３図を用いて説明する。
ＰＲＯＭの断面図である。１０１６〜１０１７ｃｍ−３
の不純物濃度を有するＰ型シリコンより成る半導体基板
１１の表面に選択酸化法（ＬＯＣＯ３法）により形成し
た酸化シリコンより成る素子分離領域１′４を有し、そ
れらの素子分離領域１４により周囲を囲まれた半導体基
板１１の表面には、約１．００人のｊ漠Ｊ：、−１の酸
化シリコン」：り成る第１のゲート絶縁膜１５を有して
いる。さらに第１のゲート絶縁膜１５上には多結晶シリ
コンより成る浮遊ゲート１２．約２００人の膜厚の酸化
シリコンより成る第２のゲート絶縁膜１６、さらに多結
晶ンリコ−・より成る制御ゲート１：３が順次積み１げ
らり、た積層構造のケート電極をイジし、ゲート電％と
素了分翻（領域に覆われていない半導体基板１１の表面
にはケート′屯極をはさんてソース拡ｆｆ＆層１９と、
ｉｓ’ Ｉ／イン拡散層が形成されているが、ドレイン
拡１１１女層はホウ素のようなＩ）型の不純物より成る
第１のドレ・イン拡散層１７とヒ素のようなＮ型の不純
物より成る第２のｌ” ［／イン拡散層１８より成る二
重の構造を１１．ている。ここで、第１のＦレイン拡散
層１７は浮遊ゲ−ト１２に覆われた領域な除いては、第
２の１・し・イン拡散層１８よりも不純物濃度のピーク
値の位置が半導体基板］１の表面から浅く形成されてい
るが、浮遊ゲート１２に覆われた領域では、第１のドレ
イン拡散層１７の方が第２のドレイン拡散層１８よりも
浮遊ゲート縁端、Ｌすｒ＋ ＜延ひている事を特長とし
ている２、次に、このような構造を得るための製造方法
を第３図を用いて説明する。
／：ｊ！３３図（Ａ）にノＪくすように、ｌ ０１′：
′〜Ｉ Ｏ”ｃｍ］の不純物濃度を有するＴ〕型（１０
０）ソリ：】ン５）二（１−。
′〜Ｉ Ｏ”ｃｍ］の不純物濃度を有するＴ〕型（１０
０）ソリ：】ン５）二（１−。
り成る半導体基板１１の表面に、選択酸化法（ＬＯＣＯ
Ｓ法）を用いて、約８０００人の厚さの酸化シリコンよ
り成る素子分禽）Ｌ領域１７１を形成する。
Ｓ法）を用いて、約８０００人の厚さの酸化シリコンよ
り成る素子分禽）Ｌ領域１７１を形成する。
次に、素子分離領域に囲まれた半導体基板１１の表面に
、約１００人の膜厚の酸化シリコンより成る第１のゲー
ト絶縁膜１５を例えば９００℃の酸化性雰囲気中で形成
する。その後、第１のゲー ト絶縁膜１５−１−に約２
０００人の膜／７の多結晶シリコン、約２００人の膜厚
の酸化シリコン、さらに約２０００人の膜厚の多結晶シ
リコンを順次積層し、しかる後フォトエツチング法で−
Ｉ−８記積層膜を上層から順にエツチングし、第１図（
Ａ）に示す浮遊ゲート１２、第２のゲート絶縁膜１６．
制御ケート１３の積層ゲート電極を形成する。
、約１００人の膜厚の酸化シリコンより成る第１のゲー
ト絶縁膜１５を例えば９００℃の酸化性雰囲気中で形成
する。その後、第１のゲー ト絶縁膜１５−１−に約２
０００人の膜／７の多結晶シリコン、約２００人の膜厚
の酸化シリコン、さらに約２０００人の膜厚の多結晶シ
リコンを順次積層し、しかる後フォトエツチング法で−
Ｉ−８記積層膜を上層から順にエツチングし、第１図（
Ａ）に示す浮遊ゲート１２、第２のゲート絶縁膜１６．
制御ケート１３の積層ゲート電極を形成する。
次に、第３図（Ｂ）に示すように上記積層ゲート′屯極
と、素子分離領域とに覆われていない半導体基板１１の
表面の所定の領域、つまり具体的には後でソース拡散層
を形成する領域上をフォトレジスト の不純物イオンを３ Ｄ ］（ ｅ Ｖの加速エネルキ
ー、５ Ｘ Ｉ Ｏ”ｃｍ−２のドーズ値で゛１′：導
体基板の法線に対して３０度以上の角度にイオン注入し
、第１のＦ’ Ｌ・ｆン拡散ｊ９・９１７なソース領域
ケ除いて形成する。
と、素子分離領域とに覆われていない半導体基板１１の
表面の所定の領域、つまり具体的には後でソース拡散層
を形成する領域上をフォトレジスト の不純物イオンを３ Ｄ ］（ ｅ Ｖの加速エネルキ
ー、５ Ｘ Ｉ Ｏ”ｃｍ−２のドーズ値で゛１′：導
体基板の法線に対して３０度以上の角度にイオン注入し
、第１のＦ’ Ｌ・ｆン拡散ｊ９・９１７なソース領域
ケ除いて形成する。
次に、フォトレジスト
のよう’Ｉ：Ｃ Ｎ型の不純物イオンを７０ｋｃＶの加
速ゴネルキー、５ Ｘ ］、 ０ １５ｃｍ−’の１・
−ス植て半導体基板１１に対し直角にイオン注入し，、
ソース拡１１＜！層１９，第２０ドレイン拡散層Ｊ８を
夫々形成し７、第３図（Ｃ）に示す構造を得る。
速ゴネルキー、５ Ｘ ］、 ０ １５ｃｍ−’の１・
−ス植て半導体基板１１に対し直角にイオン注入し，、
ソース拡１１＜！層１９，第２０ドレイン拡散層Ｊ８を
夫々形成し７、第３図（Ｃ）に示す構造を得る。
ここで、第１のドレイン拡散層１７ば５Ｘ１０１１０ｍ
２のドーズ値で３０ｋｅＶの加速エネルギー、３０度以
−１の注入角度により形成する為、不純物濃度分布のピ
ーク値は半導体基板１■の表面から約１０００人の深さ
になるが、これは第４図（Ａ）に示すようにヒ素による
Ｎ型の不純物層に内包される。一方、浮遊ゲートの下部
ては第１のドレイン拡散層１７は、３０度以上の注入角
度でイオン？−１人するため注入角度でＯＩ長（すなわ
ち、≧ｌｔλ１）体基板に直角）により形成されたヒ素
による第２のドレイン拡散層よりも浮遊ゲート縁端から
遠くまで効率よく延びて形成できる事が解る。（第４図
（ Ｂ ））最後に、第１のドレイン拡散層１７の濃度
は、不実施例で用いた値を実施すれば、ＥＰＲＯＭのＭ
ＯＳＩ−ランシスクのしきい値電圧の熱平衡状態での値
が略７Ｖになり、はぼＴ（（込レベルに一致する。その
結果消去レベルは第１ゲート絶縁膜を通してのファウラ
ー・ノルドハイム電流により浮遊ゲートから電子を引き
抜く小゛で得られる。
２のドーズ値で３０ｋｅＶの加速エネルギー、３０度以
−１の注入角度により形成する為、不純物濃度分布のピ
ーク値は半導体基板１■の表面から約１０００人の深さ
になるが、これは第４図（Ａ）に示すようにヒ素による
Ｎ型の不純物層に内包される。一方、浮遊ゲートの下部
ては第１のドレイン拡散層１７は、３０度以上の注入角
度でイオン？−１人するため注入角度でＯＩ長（すなわ
ち、≧ｌｔλ１）体基板に直角）により形成されたヒ素
による第２のドレイン拡散層よりも浮遊ゲート縁端から
遠くまで効率よく延びて形成できる事が解る。（第４図
（ Ｂ ））最後に、第１のドレイン拡散層１７の濃度
は、不実施例で用いた値を実施すれば、ＥＰＲＯＭのＭ
ＯＳＩ−ランシスクのしきい値電圧の熱平衡状態での値
が略７Ｖになり、はぼＴ（（込レベルに一致する。その
結果消去レベルは第１ゲート絶縁膜を通してのファウラ
ー・ノルドハイム電流により浮遊ゲートから電子を引き
抜く小゛で得られる。
以」二説明したように本発明は、高速書込のＥＰＲＯＭ
を得るために従来のＤＳＡ構造をイオン注入方法を改良
することにより半導体基板と同じ導電型の第１のドレイ
ン拡散層が半導体基板と反対導電型の第２のドレイン拡
散層に対し、浮遊ゲート直下では浮遊ゲート縁端から遠
くまで効率良く延在し、一方それ以外の領域では、第２
のドレイン拡散層に内包されるように形成されるため、
チャネルストッパーに接続することなく第２のドレイン
拡散層のフレークダウン電圧の低下も従来より少ない値
ですみ、また第２のドレイン拡散層の接合容量も従来よ
り小さくなるという効果を有する。また本発明の条件を
用いれば、ＩＥ ］）Ｊ．ａ Ｏ Ｍの■２きい値電圧
の熱平衡状態での値が約７．ＯＶになり（第５図参照）
この値は通常のＥｌ）ＲＯへ４の書込ｌノベルにほぼ一
致する。従って熱平衡状態（すなわち浮遊ゲートに電荷
が蓄積されていない状態）での植を書込状態に設定し，
、消去状態は、そこからファウラー・ノルトノ・イム電
流を用いて浮遊ゲー用・から電子を引き抜くことにより
し５きい値電圧を約２０にすることで設定するのが好ま
し２い。その場合、熱平衡状態と比べて浮遊ゲートば、
止’ＩＬｅ （ｉ“ｌになっている為、第６図に示すよ
うに消去状態て第１ゲート絶縁膜には、半導体基板に対
し７ＩＥの電界が印加されている。書込動作は消去状態
から制御ゲートにプラス１２Ｖ程度を印加するので第６
図（Ｃ）に示すように、第１り゛ート絶縁膜には制御ゲ
ー用に換算１，て１２Ｖプラス５Ｖ（７Ｖ→２■にドげ
た分）の１．７Ｖが印加することになり従来の消去状態
を熱平衡状態で設定した場合に一］３−− 比べて約５０％強い′電界を利用することになり、高速
書込には有利になるという効果も有する事になる。
を得るために従来のＤＳＡ構造をイオン注入方法を改良
することにより半導体基板と同じ導電型の第１のドレイ
ン拡散層が半導体基板と反対導電型の第２のドレイン拡
散層に対し、浮遊ゲート直下では浮遊ゲート縁端から遠
くまで効率良く延在し、一方それ以外の領域では、第２
のドレイン拡散層に内包されるように形成されるため、
チャネルストッパーに接続することなく第２のドレイン
拡散層のフレークダウン電圧の低下も従来より少ない値
ですみ、また第２のドレイン拡散層の接合容量も従来よ
り小さくなるという効果を有する。また本発明の条件を
用いれば、ＩＥ ］）Ｊ．ａ Ｏ Ｍの■２きい値電圧
の熱平衡状態での値が約７．ＯＶになり（第５図参照）
この値は通常のＥｌ）ＲＯへ４の書込ｌノベルにほぼ一
致する。従って熱平衡状態（すなわち浮遊ゲートに電荷
が蓄積されていない状態）での植を書込状態に設定し，
、消去状態は、そこからファウラー・ノルトノ・イム電
流を用いて浮遊ゲー用・から電子を引き抜くことにより
し５きい値電圧を約２０にすることで設定するのが好ま
し２い。その場合、熱平衡状態と比べて浮遊ゲートば、
止’ＩＬｅ （ｉ“ｌになっている為、第６図に示すよ
うに消去状態て第１ゲート絶縁膜には、半導体基板に対
し７ＩＥの電界が印加されている。書込動作は消去状態
から制御ゲートにプラス１２Ｖ程度を印加するので第６
図（Ｃ）に示すように、第１り゛ート絶縁膜には制御ゲ
ー用に換算１，て１２Ｖプラス５Ｖ（７Ｖ→２■にドげ
た分）の１．７Ｖが印加することになり従来の消去状態
を熱平衡状態で設定した場合に一］３−− 比べて約５０％強い′電界を利用することになり、高速
書込には有利になるという効果も有する事になる。
第１図は本発明の一実施例のＥＰＲＯＭの断面図、第２
図は従来のＥＦＲＯＭの断面図、第３図は第１図に示し
たＥＰＲＯＭの製造方法の主要工程を示した断面図であ
る。また第４図（Ａ）、 （Ｂ）は夫々不純物濃度を半
導体基板表面からの深さ及び浮遊ゲート縁端からの距離
の関数としてプロットした結果である。また第５図ばＥ
ＰＲＯＭのしきい値の第１ドレイン拡散層のドース値依
存性、第６図は本発明のＥＰＲＯＭの各状態のバンド図
を示している。 １１ ・・・・半導体基板、１２・・・・浮遊ゲート、
１３・・・・制御ゲート、１４・・・・素子分離領域、
１５・・・・・第１ヶ−１・絶縁膜、１６・・・・・第
２ゲート絶縁膜、１７・・・・・・第１のドレイン拡散
層、↓訃・・第２のドレイン拡散層、１９・・・・・・
ソース拡散層、＝１を ２０ チャネルスト、ッベー、２１・・フ、１１・し
ンスト、２２・・ポウ素イオン、２３ ヒ素イオン。 代理人 弁理上 内 原 晋 侶 に禦弄繁梼 じ 誇霊俗幣〈
図は従来のＥＦＲＯＭの断面図、第３図は第１図に示し
たＥＰＲＯＭの製造方法の主要工程を示した断面図であ
る。また第４図（Ａ）、 （Ｂ）は夫々不純物濃度を半
導体基板表面からの深さ及び浮遊ゲート縁端からの距離
の関数としてプロットした結果である。また第５図ばＥ
ＰＲＯＭのしきい値の第１ドレイン拡散層のドース値依
存性、第６図は本発明のＥＰＲＯＭの各状態のバンド図
を示している。 １１ ・・・・半導体基板、１２・・・・浮遊ゲート、
１３・・・・制御ゲート、１４・・・・素子分離領域、
１５・・・・・第１ヶ−１・絶縁膜、１６・・・・・第
２ゲート絶縁膜、１７・・・・・・第１のドレイン拡散
層、↓訃・・第２のドレイン拡散層、１９・・・・・・
ソース拡散層、＝１を ２０ チャネルスト、ッベー、２１・・フ、１１・し
ンスト、２２・・ポウ素イオン、２３ ヒ素イオン。 代理人 弁理上 内 原 晋 侶 に禦弄繁梼 じ 誇霊俗幣〈
Claims (1)
- 【特許請求の範囲】 １、浮遊ゲートに電子を注入してＭＯＳＦＥＴのしきい
値電圧を消去状態（以下消去レベルと称する）である低
しきい値電圧から、正方向に遷移した書込状態（以下書
込レベルと称する）である高しきい値電圧状態に変化さ
せる事により情報の記憶を行なうＭＯＳ型半導体記憶装
置において、ＭＯＳＦＥＴのしきい値電圧の熱平衡状態
での値（すなわち基底状態であり以下基底レベルと称す
）をほぼ書込レベルに一致した値に設定する事を特徴と
する電気的に書き換え可能なＭＯＳ型の浮遊ゲート型半
導体記憶装置。 ２、ＭＯＳＦＥＴのドレインに隣接したチャネル形成領
域のシリコン基板表面の不純物濃度を選択的に高くする
ことによりＭＯＳＦＥＴのしきい値電圧の基底レベルを
正方向に遷移してほぼ書込レベルに一致した値に設定す
る事を特徴とする請求範囲１項記載の浮遊ゲート型半導
体記憶装置。 ３、消去レベルは基底レベルに対して浮遊ゲートから電
子を引き抜き浮遊ゲートの電位を半導体基板より正電位
に設定した事で正の低しきい値電圧を実現し、書込レベ
ルは基底レベルに設定した事で、正の高しきい値電圧を
実現する事を特徴とする請求範囲第１項記載の浮遊ゲー
ト型半導体記憶装置。 ４、一導電型シリコン基板の表面に浮遊ゲート電極と制
御ゲート電極を有するＭＯＳ型浮遊ゲート型半導体記憶
装置において、前記シリコン基板と同一導電型の不純物
による第１の不純物拡散領域と、前記シリコン基板と反
対導電型の不純物による第２の不純物拡散領域とで２重
の拡散領域を有するドレインを形成し、前記第１の不純
物拡散領域は前記第２の不純物拡散領域よりも浅いが、
浮遊ゲートに覆われた前記シリコン基板の表面では横方
向の濃度分布が第２の不純物拡散領域に対して浮遊ゲー
ト端部よりも長く分布している事を特徴とする請求範囲
第２項記載の浮遊ゲート型半導体記憶装置。 ５、ホウ素を４０〜６０ｋｅＶの加速エネルギー、半導
体基板の法線に対し３０゜以上の注入角度でイオン注入
することによりＰ型シリコン基板表面に第１の不純物拡
散領域を形成する工程と、ヒ素の７０ｋｅＶの加速エネ
ルギーでシリコン基板に対し直角にイオン注入すること
により第２の不純物拡散領域を形成する工程より成るこ
とを特徴とする請求範囲第４項記載の浮遊ゲート型半導
体記憶装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2307687A JP2817393B2 (ja) | 1990-11-14 | 1990-11-14 | 半導体記憶装置の製造方法 |
| US07/791,435 US5316961A (en) | 1990-11-14 | 1991-11-13 | Floating gate type erasable and programmable read only memory cell, method of making the same, and electrically erasing and writing method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2307687A JP2817393B2 (ja) | 1990-11-14 | 1990-11-14 | 半導体記憶装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04179274A true JPH04179274A (ja) | 1992-06-25 |
| JP2817393B2 JP2817393B2 (ja) | 1998-10-30 |
Family
ID=17972015
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2307687A Expired - Fee Related JP2817393B2 (ja) | 1990-11-14 | 1990-11-14 | 半導体記憶装置の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5316961A (ja) |
| JP (1) | JP2817393B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004519092A (ja) * | 2000-10-30 | 2004-06-24 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | ソース側にホウ素を注入した不揮発性メモリ |
| JP2006502581A (ja) * | 2002-10-09 | 2006-01-19 | フリースケール セミコンダクター インコーポレイテッド | 不揮発性メモリーデバイスおよびそれの形成方法 |
| KR100538065B1 (ko) * | 1998-10-27 | 2006-02-28 | 주식회사 하이닉스반도체 | 멀티 비트 플래쉬 메모리 장치 |
| JP2006339415A (ja) * | 2005-06-02 | 2006-12-14 | Renesas Technology Corp | 半導体装置の製造方法 |
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-
1990
- 1990-11-14 JP JP2307687A patent/JP2817393B2/ja not_active Expired - Fee Related
-
1991
- 1991-11-13 US US07/791,435 patent/US5316961A/en not_active Expired - Lifetime
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Also Published As
| Publication number | Publication date |
|---|---|
| US5316961A (en) | 1994-05-31 |
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