JPS5961185A - Ｍｉｓ電界効果半導体装置の製造方法 - Google Patents
Ｍｉｓ電界効果半導体装置の製造方法Info
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- JPS5961185A JPS5961185A JP57172023A JP17202382A JPS5961185A JP S5961185 A JPS5961185 A JP S5961185A JP 57172023 A JP57172023 A JP 57172023A JP 17202382 A JP17202382 A JP 17202382A JP S5961185 A JPS5961185 A JP S5961185A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の技術分野
本発明は、チャネル領域にイオン注入してしきい値電圧
を１ｆｉｌ整した構造のＭＩＳ電界すＪ果半導体装置を
製造する方法に関する。
を１ｆｉｌ整した構造のＭＩＳ電界すＪ果半導体装置を
製造する方法に関する。
従来技術と問題点
一般に、半導体装置の高集積化に伴ない、１〜ランシス
タの寸法は益々小さくなっている。
タの寸法は益々小さくなっている。
ＭＩＳ電界効果半導体装置では、トランジスタの寸法縮
小に依り、不純物濃度が高い半導体基板を必要とするよ
うになっている。その理由は、ソース及びトレイン電極
領域のパンチ・スルー現象に依る突き抜は発生を防止す
る為である。また、同様な効果を得る目的で、比較的低
不純物濃度の半導体基板を用い、ケート絶縁膜に接する
半導体基板表面に不純物イオンを注入することに依り、
前記表面の不純物濃度を高くすることが行なわれている
。ところが、このイオン注入、即ち、チャネル・イオン
注入を行なうについては、種々の問題がある。
小に依り、不純物濃度が高い半導体基板を必要とするよ
うになっている。その理由は、ソース及びトレイン電極
領域のパンチ・スルー現象に依る突き抜は発生を防止す
る為である。また、同様な効果を得る目的で、比較的低
不純物濃度の半導体基板を用い、ケート絶縁膜に接する
半導体基板表面に不純物イオンを注入することに依り、
前記表面の不純物濃度を高くすることが行なわれている
。ところが、このイオン注入、即ち、チャネル・イオン
注入を行なうについては、種々の問題がある。
即ち、チャネル・イオン注入は、適音、ゲート絶縁膜形
成後、そのケート絶縁膜を介して行なわれるが、素子寸
法の縮小化につれてケート絶縁膜が薄くなっている為、
フ、ｔ ｔ−・レジスト１榮をマスクとしたイオン注入
及び後処理工程で該絶縁膜が劣化したり、信頼性が低下
する虞がある。
成後、そのケート絶縁膜を介して行なわれるが、素子寸
法の縮小化につれてケート絶縁膜が薄くなっている為、
フ、ｔ ｔ−・レジスト１榮をマスクとしたイオン注入
及び後処理工程で該絶縁膜が劣化したり、信頼性が低下
する虞がある。
また、該ケート絶縁膜形成以前にチャネル・イオン注入
を行なう場合には半導体基板表面が汚染されることが多
い。
を行なう場合には半導体基板表面が汚染されることが多
い。
更に、チャネル・イオン注入に依る表面不純物濃度が高
くなると、トレイン接合に於＆、Ｊる逆方向バイアスに
依る耐圧低下が問題となる。
くなると、トレイン接合に於＆、Ｊる逆方向バイアスに
依る耐圧低下が問題となる。
更にまた、チャネル領域を流れるキャリートの不純物散
乱が増大し、且つ、キャリヤ移動度の低下、即ち、ＭＩ
Ｓ電界効果トランジスタの利ｉｑ低下を招来する。
乱が増大し、且つ、キャリヤ移動度の低下、即ち、ＭＩ
Ｓ電界効果トランジスタの利ｉｑ低下を招来する。
発明の目的
本発明は、イオン注入の技法を改善するごとにより、チ
ャネル領域にイオン注入してしきい値電圧を調整するこ
とを必要とするＭＩＳ電界効果半導体装置に関する前記
問題を解消し、且つ、新しい構造のＭｉｓ電界効果半導
体装置を冑ようとするものである。
ャネル領域にイオン注入してしきい値電圧を調整するこ
とを必要とするＭＩＳ電界効果半導体装置に関する前記
問題を解消し、且つ、新しい構造のＭｉｓ電界効果半導
体装置を冑ようとするものである。
発明の構成
本発明は、半導体基板上にゲート絶縁膜及びストライプ
状ゲート電極を形成後、該ストライプ状ケ−１・電極の
少なくとも一方の長平方向側面を見込む角度の方向から
、不純物イオンを前記半導体基板へ注入してしきい値電
圧を調整するものである。
状ゲート電極を形成後、該ストライプ状ケ−１・電極の
少なくとも一方の長平方向側面を見込む角度の方向から
、不純物イオンを前記半導体基板へ注入してしきい値電
圧を調整するものである。
発明の実施例
第１図は、本発明一実施例を説明する為の工程要所に於
ける半導体装置の要部りＪ断側面図である。
ける半導体装置の要部りＪ断側面図である。
図に於いて、１はｐ型ソリコン半導体基板、２はフィー
ルド絶縁膜、３はケート絶縁膜、４は多結晶シリコンか
らなるデー１−電極、５はｎ＋＋ソース領域、６はｎ＋
型ヒトレイン領域７は硼素イオンの注入、８はｐ型領域
をそれぞれ示す。
ルド絶縁膜、３はケート絶縁膜、４は多結晶シリコンか
らなるデー１−電極、５はｎ＋＋ソース領域、６はｎ＋
型ヒトレイン領域７は硼素イオンの注入、８はｐ型領域
をそれぞれ示す。
さて、この半導体装置を製造するに際し、ソース領域５
及びドレイン領域６の形成までは通常の場合と変りない
。即ち、選択的酸化法に依るフィールド絶縁膜２の形成
、熱酸化法に依るケート絶縁膜３の形成、化学気相堆積
法に依る多結晶シリコン膜の形成及びフメト・リソグラ
フィ技術で前記多結晶シリコン膜をバターニングするこ
とに依るストライプ状ゲート電極４の形成、ケート電極
４及びゲート絶縁膜３をマスクとし通常のイオン注入法
で砒素イオンを導入することに依るソース領域５及びド
レイン領域６の形成のそれぞれは従来技術を適宜選択し
て行なわれるものである。
及びドレイン領域６の形成までは通常の場合と変りない
。即ち、選択的酸化法に依るフィールド絶縁膜２の形成
、熱酸化法に依るケート絶縁膜３の形成、化学気相堆積
法に依る多結晶シリコン膜の形成及びフメト・リソグラ
フィ技術で前記多結晶シリコン膜をバターニングするこ
とに依るストライプ状ゲート電極４の形成、ケート電極
４及びゲート絶縁膜３をマスクとし通常のイオン注入法
で砒素イオンを導入することに依るソース領域５及びド
レイン領域６の形成のそれぞれは従来技術を適宜選択し
て行なわれるものである。
ところで、本発明ではｐ壁領域８の形成が極めて重要で
ある。この形成は、ソース領域５及びトレイン領域６の
形成前或いは形成後のいずれの時点で行なっ“ζも良い
。そして、具体的には、図示の如く、硼素イオンを斜め
に注入するごとに依り形成する。図示例では、硼素イオ
ンを半導体基板１の表面に垂直な法線に対し４５ 〔度
〕の角度で注入を行なっているが、これは、該角度に限
定されることなく、スＩ・ライブ状のグー１電極４の側
面を見込む角度でＬ）ユ人ずればＪｋい。これに依り、
ゲート絶イ）膜３の下に於υるチャネル領域の一部にｐ
壁領域８か形成され、半導体基板１０表面不純物濃度が
局所的に変り、しきい値電圧は変化する。ｉ；ｉ記した
ように、トランジスタの寸法が小さくなると、ソース領
域５とトレイン領域６との間の距％’ｌｌｔ、即ら、ケ
ート長は短いので、前記のようにしてｐ壁領域８を形成
することに依り、ｐ型領Ｊ戊１１がヂ＋ネル長の１／３
を占めるようにすることもｊ”Ｊ ｆｉｕであるから、
しきい値電圧ｔＪ充分に変化する。しかも、チャネル領
域はゲート絶縁膜３が薄くても、ケート電極４がマスク
となっているので、ケート絶縁膜３が劣化したり、半導
体基板１の表面が汚染されたりすることはない。
ある。この形成は、ソース領域５及びトレイン領域６の
形成前或いは形成後のいずれの時点で行なっ“ζも良い
。そして、具体的には、図示の如く、硼素イオンを斜め
に注入するごとに依り形成する。図示例では、硼素イオ
ンを半導体基板１の表面に垂直な法線に対し４５ 〔度
〕の角度で注入を行なっているが、これは、該角度に限
定されることなく、スＩ・ライブ状のグー１電極４の側
面を見込む角度でＬ）ユ人ずればＪｋい。これに依り、
ゲート絶イ）膜３の下に於υるチャネル領域の一部にｐ
壁領域８か形成され、半導体基板１０表面不純物濃度が
局所的に変り、しきい値電圧は変化する。ｉ；ｉ記した
ように、トランジスタの寸法が小さくなると、ソース領
域５とトレイン領域６との間の距％’ｌｌｔ、即ら、ケ
ート長は短いので、前記のようにしてｐ壁領域８を形成
することに依り、ｐ型領Ｊ戊１１がヂ＋ネル長の１／３
を占めるようにすることもｊ”Ｊ ｆｉｕであるから、
しきい値電圧ｔＪ充分に変化する。しかも、チャネル領
域はゲート絶縁膜３が薄くても、ケート電極４がマスク
となっているので、ケート絶縁膜３が劣化したり、半導
体基板１の表面が汚染されたりすることはない。
前記実施例では、しきい値電圧調整用のｐ壁領域８はト
レイン領域６に接して設けられたが、動作状態では、ド
レイン領域６て生成される接合がら空乏層が延び出るの
で、実際にしきい値電圧を調整できるのは、ドレイン領
域側よりもむしろソース領域側が有効である。
レイン領域６に接して設けられたが、動作状態では、ド
レイン領域６て生成される接合がら空乏層が延び出るの
で、実際にしきい値電圧を調整できるのは、ドレイン領
域側よりもむしろソース領域側が有効である。
第２図は、しきい値電圧調整をソース領域側で行なった
実施例を示す要”＋＋＋断側面図であり、第１図に関し
て説明した部分と同口１；分は同記号で指示しである。
実施例を示す要”＋＋＋断側面図であり、第１図に関し
て説明した部分と同口１；分は同記号で指示しである。
図に於いて、９はｐ型′ｆ１域てあり、ごれば、硼素イ
オンを第１図の場合と逆の８；１め方向から注入するこ
とで形成されるものである。
オンを第１図の場合と逆の８；１め方向から注入するこ
とで形成されるものである。
本実施例を動作さ・Ｕる場合は次のようにする。
即ち、半導体基板ｌ及びソース領域５を接地し、チー１
−電極４及びドレイン領域６に所定の電圧を印加する。
−電極４及びドレイン領域６に所定の電圧を印加する。
本実施例では、しきい値電圧１１ｆｄ整Ｊｌ］のｐ型′
ｔ１域９がソース領域５に接して設４Ｊら４１．てしす
るから、ドレイン領域６に於ＢＪる耐圧が低下すること
はない。
ｔ１域９がソース領域５に接して設４Ｊら４１．てしす
るから、ドレイン領域６に於ＢＪる耐圧が低下すること
はない。
前記いずれの実施例の場合にも重要であることは、チャ
ネル・イオン注入される不純物イメーンの注入飛程に対
してケート電極４の厚さが充分に１￥いことである。若
し、薄い場合には、（−ヤネル・イオン注入がチャネル
領域全面に亙ゲ（行なＪ） Ｊｌ。
ネル・イオン注入される不純物イメーンの注入飛程に対
してケート電極４の厚さが充分に１￥いことである。若
し、薄い場合には、（−ヤネル・イオン注入がチャネル
領域全面に亙ゲ（行なＪ） Ｊｌ。
るから、従来技術と同様になってしまう。
第３図は、更に他の実施例である不１ｔｌ’ｉ発性メモ
リ・セルの要部切断側面図、第４図は第３図Ｇこ示した
実施例の要部平面図であり、第１図及び第２図に関して
説明した部分と同部分は同記月−ご指示しである。
リ・セルの要部切断側面図、第４図は第３図Ｇこ示した
実施例の要部平面図であり、第１図及び第２図に関して
説明した部分と同部分は同記月−ご指示しである。
図に於いて、１１は多結晶ノリコンからなるフローティ
ング・ケート電極、１２は二酸化シ１）コンからなる絶
縁膜、１３は制御用ケ−１・電極、１４はしきい値電圧
調整用ｐ＋型領領域それぞれ示している。
ング・ケート電極、１２は二酸化シ１）コンからなる絶
縁膜、１３は制御用ケ−１・電極、１４はしきい値電圧
調整用ｐ＋型領領域それぞれ示している。
本実施例に於いて、トレイン領域６と領域１４とはｎ
＋ ｐ＋接合を形成しているので、比較的低い電圧を印
加することでアバランシ・フレイク・ダウンが起り、熱
い電子、正札を発生させ名ことができる。その時、ドレ
イン領域６に正電圧が印加されていれば、その電界の影
響で熱い電子がフローティング・ゲート電極１１に注入
され、フローティング・ゲート電極１１は負電位に帯電
し、Ｍ■Ｓ電界りＪ果トランリスタとしてのしきい値電
圧が」１昇し、記憶情報“１゛の状態となる。逆にドレ
イン領域６に負電圧が（：１１加されていれば、その電
界の影響で熱い正札か）Ｉコーティング・ケート電極１
１に注入され、フローティング・ゲート電極１１は正電
位に帯電するから、しきい値電圧は低下し、記憶情報“
０”の状態となる。
＋ ｐ＋接合を形成しているので、比較的低い電圧を印
加することでアバランシ・フレイク・ダウンが起り、熱
い電子、正札を発生させ名ことができる。その時、ドレ
イン領域６に正電圧が印加されていれば、その電界の影
響で熱い電子がフローティング・ゲート電極１１に注入
され、フローティング・ゲート電極１１は負電位に帯電
し、Ｍ■Ｓ電界りＪ果トランリスタとしてのしきい値電
圧が」１昇し、記憶情報“１゛の状態となる。逆にドレ
イン領域６に負電圧が（：１１加されていれば、その電
界の影響で熱い正札か）Ｉコーティング・ケート電極１
１に注入され、フローティング・ゲート電極１１は正電
位に帯電するから、しきい値電圧は低下し、記憶情報“
０”の状態となる。
また、第４図から理解できるように、ｐ＋型領領域１４
以外チャネル領域では、表面不純物濃度が通電と同程度
になっているので、普通のＭＩＳ電界９ノ果トランジス
タとして動作する。従って、本発明の適用に依り、簡単
な構造で、制御性が良好な不揮発性メモ１川セルを実現
場−ること力（できる。
以外チャネル領域では、表面不純物濃度が通電と同程度
になっているので、普通のＭＩＳ電界９ノ果トランジス
タとして動作する。従って、本発明の適用に依り、簡単
な構造で、制御性が良好な不揮発性メモ１川セルを実現
場−ること力（できる。
発明の効果
本発明に依れば、ＭＩＳ電界効果」４４（本装置を製造
するに際し、半導体基板上（こデー１−１色に１欠を形
成し、次に、ストライプ状のケ−ト絶縁膜を汗多威し、
次に、該チー１−電極の少なくとイ）一方の長手方向側
面を見込む角度の方向から不船屯１りＪイメ′ンの注入
を行なってチャネル領域の−ｒｆｌ（Ｑこ３亥不ｒｊＨ
りｊイメンに依る不純物領域を形成するようにし−ごし
するので、ケート船色縁ｌｌ公が薄くても、１７ （１
））＞゛−ト電（仏がマスクとなるの乙イオン注入にｆ
衣る））−−１１１ａ縁股の劣化は発４トせ°邊゛、ま
た、半導（、＋・占（１に表ｊｆｉの１１戸（！も発］
１しノ、（い。そして、ｉ’＋ｉｉ記・（・Ｋ（物（Ｉ
′ｉｌ八Ｇ、へ、近４１−の１−ノンソスタの９１１＜
ナート、れルイｉ、ｌｉ １ｉ４！ Ｊｒ・５へ１シ１
イ）のにあゲζは、該チーレネノ１ノ領域のＩ’ｌｌ）
ｌ ／’ Ｊ ’：１−１１＋ ”ノイ〕３１、うに
形成Ｊ゛ることも容易である力・ら、しき（，１埴電圧
ＡＩ！ｄ整の役目は充分に果すこと力・−どきＺｌ ｈ
するに際し、半導体基板上（こデー１−１色に１欠を形
成し、次に、ストライプ状のケ−ト絶縁膜を汗多威し、
次に、該チー１−電極の少なくとイ）一方の長手方向側
面を見込む角度の方向から不船屯１りＪイメ′ンの注入
を行なってチャネル領域の−ｒｆｌ（Ｑこ３亥不ｒｊＨ
りｊイメンに依る不純物領域を形成するようにし−ごし
するので、ケート船色縁ｌｌ公が薄くても、１７ （１
））＞゛−ト電（仏がマスクとなるの乙イオン注入にｆ
衣る））−−１１１ａ縁股の劣化は発４トせ°邊゛、ま
た、半導（、＋・占（１に表ｊｆｉの１１戸（！も発］
１しノ、（い。そして、ｉ’＋ｉｉ記・（・Ｋ（物（Ｉ
′ｉｌ八Ｇ、へ、近４１−の１−ノンソスタの９１１＜
ナート、れルイｉ、ｌｉ １ｉ４！ Ｊｒ・５へ１シ１
イ）のにあゲζは、該チーレネノ１ノ領域のＩ’ｌｌ）
ｌ ／’ Ｊ ’：１−１１＋ ”ノイ〕３１、うに
形成Ｊ゛ることも容易である力・ら、しき（，１埴電圧
ＡＩ！ｄ整の役目は充分に果すこと力・−どきＺｌ ｈ
第１１ンＩＧ、１不発明一実施例を説明→゛イ４５％
（７） ｉｌＬ ４！−’ｊ月所に於ける半導体装置の
要部切１υｉ側面図、第２図は本発明の他の実施例を説
明する為の工程要所しこ於ける半導体装置の要部りＪ
Ｖｆｉｔｌｌ１１面図、第３がま本発明の更に他の実施
例を説明する為の工程要ＰＲＩｒこ於ける半導体装置の
要部切断側面図、第４図番よ第３図実施例の要部平面図
である。 図に於いて、ｌはｐ型シリコン半導体基板、２はフィー
ルド絶縁膜、３はケート絶縁膜、４しよ多結晶ノリコン
からなるゲート電極、５番よｎ＋型゛ノース領域、６は
ｎ＋型ヒトレイン領域７しよに’Ｐ＋素イオンの注入、
８はｐ型領域である。 特許出願人 冨±１ｆｆ１株式会社代理人弁理士
玉蟲 久五部 （外３名）
（７） ｉｌＬ ４！−’ｊ月所に於ける半導体装置の
要部切１υｉ側面図、第２図は本発明の他の実施例を説
明する為の工程要所しこ於ける半導体装置の要部りＪ
Ｖｆｉｔｌｌ１１面図、第３がま本発明の更に他の実施
例を説明する為の工程要ＰＲＩｒこ於ける半導体装置の
要部切断側面図、第４図番よ第３図実施例の要部平面図
である。 図に於いて、ｌはｐ型シリコン半導体基板、２はフィー
ルド絶縁膜、３はケート絶縁膜、４しよ多結晶ノリコン
からなるゲート電極、５番よｎ＋型゛ノース領域、６は
ｎ＋型ヒトレイン領域７しよに’Ｐ＋素イオンの注入、
８はｐ型領域である。 特許出願人 冨±１ｆｆ１株式会社代理人弁理士
玉蟲 久五部 （外３名）
Claims (1)
- 半導体基板上にゲート絶縁膜を形成し、次に、ストライ
ブ状のケート電極を形成し、次に、該デー１〜電極の少
なくとも一方の長手方向側面を見込む角度の方向から不
純物イオンの注入を行なってチャネル領域の一部に該不
純物イオンに依る不純物領域を形成する工程が含まれて
なることを特徴とするＭＩＳ電界効果半導体装置の製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57172023A JPS5961185A (ja) | 1982-09-30 | 1982-09-30 | Ｍｉｓ電界効果半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57172023A JPS5961185A (ja) | 1982-09-30 | 1982-09-30 | Ｍｉｓ電界効果半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5961185A true JPS5961185A (ja) | 1984-04-07 |
Family
ID=15934086
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57172023A Pending JPS5961185A (ja) | 1982-09-30 | 1982-09-30 | Ｍｉｓ電界効果半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5961185A (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
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-
1982
- 1982-09-30 JP JP57172023A patent/JPS5961185A/ja active Pending
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| EP0763855A3 (en) * | 1995-09-18 | 1998-10-21 | Texas Instruments Incorporated | Asymmetrical FET and method of fabrication |
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