JPH04240731A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH04240731A JPH04240731A JP678291A JP678291A JPH04240731A JP H04240731 A JPH04240731 A JP H04240731A JP 678291 A JP678291 A JP 678291A JP 678291 A JP678291 A JP 678291A JP H04240731 A JPH04240731 A JP H04240731A
- Authority
- JP
- Japan
- Prior art keywords
- oxide film
- semiconductor substrate
- gate electrode
- field oxide
- mask
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 34
- 238000004519 manufacturing process Methods 0.000 title claims description 9
- 239000000758 substrate Substances 0.000 claims abstract description 48
- 238000005468 ion implantation Methods 0.000 claims abstract description 27
- 239000012535 impurity Substances 0.000 claims abstract description 17
- 238000000034 method Methods 0.000 claims description 8
- 230000001590 oxidative effect Effects 0.000 abstract 6
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 13
- 229910052814 silicon oxide Inorganic materials 0.000 description 13
- 230000005855 radiation Effects 0.000 description 11
- 230000000694 effects Effects 0.000 description 6
- 238000005530 etching Methods 0.000 description 5
- 229910052581 Si3N4 Inorganic materials 0.000 description 4
- 230000015556 catabolic process Effects 0.000 description 4
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 4
- 230000001133 acceleration Effects 0.000 description 3
- 230000003647 oxidation Effects 0.000 description 3
- 238000007254 oxidation reaction Methods 0.000 description 3
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 2
- 229910052785 arsenic Inorganic materials 0.000 description 2
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 2
- 229910052796 boron Inorganic materials 0.000 description 2
- 230000005465 channeling Effects 0.000 description 2
- 238000005520 cutting process Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000004913 activation Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 230000002542 deteriorative effect Effects 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 239000012299 nitrogen atmosphere Substances 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【0001】
【産業上の利用分野】本発明は半導体装置の製造方法に
係り,特に耐放射線素子の製造が素子設計を変更するこ
となく行なえる製造方法に関する。
係り,特に耐放射線素子の製造が素子設計を変更するこ
となく行なえる製造方法に関する。
【0002】近年,人工衛星に搭載し,放射線環境下で
MOSFETを使用する時,酸化シリコン膜に放射線損
傷を発生し,素子の信頼性にとって問題となっている。 特に,フィールド酸化膜は体積が大きいので発生する損
傷も大きく,素子の信頼性にとって重要な問題となって
いる。
MOSFETを使用する時,酸化シリコン膜に放射線損
傷を発生し,素子の信頼性にとって問題となっている。 特に,フィールド酸化膜は体積が大きいので発生する損
傷も大きく,素子の信頼性にとって重要な問題となって
いる。
【0003】図3(a), (b)は放射線の影響を説
明するための図であり,1は半導体基板,2はフィール
ド酸化膜,4はゲート絶縁膜,5はゲート電極,6はソ
ース・ドレイン領域を表す。
明するための図であり,1は半導体基板,2はフィール
ド酸化膜,4はゲート絶縁膜,5はゲート電極,6はソ
ース・ドレイン領域を表す。
【0004】酸化シリコン(SiO2 )に放射線が入
射すると,SiO2 中に固定正電荷が発生する。その
電荷量はSiO2 の体積に依存し,体積の大きいフィ
ールド酸化膜では特に電荷量が多く問題となる。即ち,
フィールド酸化膜2下の半導体基板1に負電荷が誘導さ
れて反転層が形成され,そこがチャネルとなって,ソー
ス,ドレイン間に電位差を与える時,ゲートがオフ状態
であってもソース・ドレイン間にリーク電流が流れる。
射すると,SiO2 中に固定正電荷が発生する。その
電荷量はSiO2 の体積に依存し,体積の大きいフィ
ールド酸化膜では特に電荷量が多く問題となる。即ち,
フィールド酸化膜2下の半導体基板1に負電荷が誘導さ
れて反転層が形成され,そこがチャネルとなって,ソー
ス,ドレイン間に電位差を与える時,ゲートがオフ状態
であってもソース・ドレイン間にリーク電流が流れる。
【0005】その対策の一つとして,半導体基板1と同
型の不純物をフィールド酸化膜2の形成される部分の半
導体基板1に注入してチャネルカット層を形成してから
フィールド酸化膜2を形成する方法がある。
型の不純物をフィールド酸化膜2の形成される部分の半
導体基板1に注入してチャネルカット層を形成してから
フィールド酸化膜2を形成する方法がある。
【0006】
【従来の技術】図2(a) 〜(c) はチャネルカッ
ト層を形成する工程順断面図であり,以下,これらの図
参照しながら説明する。
ト層を形成する工程順断面図であり,以下,これらの図
参照しながら説明する。
【0007】図2(a) 参照Si基板1にp−Si基
板を用い,熱酸化膜2aを形成した後その上に窒化シリ
コン膜を形成する。
板を用い,熱酸化膜2aを形成した後その上に窒化シリ
コン膜を形成する。
【0008】フィールド酸化膜を形成する領域の窒化シ
リコン膜をエッチングして除去してSiNマスク10を
形成した後,そのSiNマスク10をマスクにしてSi
基板1と同型の不純物,例えばボロン(B+ ) をイ
オン注入する。
リコン膜をエッチングして除去してSiNマスク10を
形成した後,そのSiNマスク10をマスクにしてSi
基板1と同型の不純物,例えばボロン(B+ ) をイ
オン注入する。
【0009】図2(b) 参照SiNマスク10を選択
酸化用のマスクにしてSi基板1を熱酸化し,フィール
ド酸化膜2を形成する。フィールド酸化膜2の下にはS
i基板1と同型の不純物の注入されたチャネルカット層
3が形成される。
酸化用のマスクにしてSi基板1を熱酸化し,フィール
ド酸化膜2を形成する。フィールド酸化膜2の下にはS
i基板1と同型の不純物の注入されたチャネルカット層
3が形成される。
【0010】図2(c) 参照
SiNマスク10をエッチングして除去する。
チャネルカットの効果を十分発揮するためには,注入す
る不純物の量を多くし拡散も十分に行うようにする。
る不純物の量を多くし拡散も十分に行うようにする。
【0011】このようにフィールド酸化膜2の下にチャ
ネルカット層3が形成されたSi基板を用いる時は,フ
ィールド酸化膜2に放射線が入射した時,フィールド酸
化膜2下のSi基板1にはチャネルカット層3の作用で
反転層を生じない。
ネルカット層3が形成されたSi基板を用いる時は,フ
ィールド酸化膜2に放射線が入射した時,フィールド酸
化膜2下のSi基板1にはチャネルカット層3の作用で
反転層を生じない。
【0012】このような基板を用いてLDD(ligh
tly doped drain) 構造のMOSトラ
ンジスタを形成した従来例について説明する。 図4(a), (b)は従来のLDD構造を示す断面図
を示す。
tly doped drain) 構造のMOSトラ
ンジスタを形成した従来例について説明する。 図4(a), (b)は従来のLDD構造を示す断面図
を示す。
【0013】図4(a) に示すLDD構造を作る概略
の工程は次の如くである。Si基板1の素子領域にゲー
ト絶縁膜4を介してゲート電極5を形成し,次にゲート
電極5とフィールド酸化膜2をマスクにして低濃度の不
純物をイオン注入しソース・ドレイン領域6を形成する
。
の工程は次の如くである。Si基板1の素子領域にゲー
ト絶縁膜4を介してゲート電極5を形成し,次にゲート
電極5とフィールド酸化膜2をマスクにして低濃度の不
純物をイオン注入しソース・ドレイン領域6を形成する
。
【0014】次に全面にCVD法によりSiO2 を堆
積し,それに異方性エッチングを行うことによりゲート
電極5側面にSiO2 の側壁11を形成する。フィー
ルド酸化膜2は滑らかな傾斜の側面をもつので,そこに
は側壁は形成されない。
積し,それに異方性エッチングを行うことによりゲート
電極5側面にSiO2 の側壁11を形成する。フィー
ルド酸化膜2は滑らかな傾斜の側面をもつので,そこに
は側壁は形成されない。
【0015】側壁11の形成されたゲート電極5とフィ
ールド酸化膜2をマスクにして高濃度の不純物をイオン
注入しソース・ドレイン領域9を形成する。ところで,
この構造はソース・ドレイン領域9の端とフィールド酸
化膜2の端が接触する。即ち,ソース・ドレイン領域の
n+ 層とチャネルカット層3のp+ 層の高濃度の層
同志が接触することになり,放射線には耐えるものの,
今度は接合耐圧が劣化するという不都合を生じる。
ールド酸化膜2をマスクにして高濃度の不純物をイオン
注入しソース・ドレイン領域9を形成する。ところで,
この構造はソース・ドレイン領域9の端とフィールド酸
化膜2の端が接触する。即ち,ソース・ドレイン領域の
n+ 層とチャネルカット層3のp+ 層の高濃度の層
同志が接触することになり,放射線には耐えるものの,
今度は接合耐圧が劣化するという不都合を生じる。
【0016】その対策として,図4(b) に示すよう
なLDD構造が提案されている。この構造はソース・ド
レイン領域9の端とフィールド酸化膜2の端に間隔を設
け,両者が接触しないようにしたものである。
なLDD構造が提案されている。この構造はソース・ド
レイン領域9の端とフィールド酸化膜2の端に間隔を設
け,両者が接触しないようにしたものである。
【0017】この構造を実現するためには素子設計の変
更が必要となり,プロセス面でもソース・ドレイン領域
を形成するためのイオン注入を行う際,ゲート電極5と
フィールド酸化膜2をマスクとするセルフアライン法は
適用できず,新たにマスクが必要となり,セル面積も必
然的に大きくなるといった欠点がある。
更が必要となり,プロセス面でもソース・ドレイン領域
を形成するためのイオン注入を行う際,ゲート電極5と
フィールド酸化膜2をマスクとするセルフアライン法は
適用できず,新たにマスクが必要となり,セル面積も必
然的に大きくなるといった欠点がある。
【0018】
【発明が解決しようとする課題】本発明は上記の問題に
鑑み,高濃度の層同志が接触することのないLDD構造
を素子設計の変更を伴うことなく,しかも簡便に実現す
る方法を提供することを目的とする。
鑑み,高濃度の層同志が接触することのないLDD構造
を素子設計の変更を伴うことなく,しかも簡便に実現す
る方法を提供することを目的とする。
【0019】
【課題を解決するための手段】図1(a) 〜(c)
は実施例を示す工程順断面図である。上記課題は,フィ
ールド酸化膜2の形成された半導体基板1の素子領域に
ゲート絶縁膜4を介してゲート電極5を形成する工程と
,該ゲート電極5と該フィールド酸化膜2をマスクにし
て,該半導体基板1に該半導体基板1と反対導電型の不
純物を導入する第1のイオン注入を行う工程と,該ゲー
ト電極5と該フィールド酸化膜2を被覆してなるマスク
7であって, 該ゲート電極5と該フィールド酸化膜2
の間に該ゲート絶縁膜4が露出してなる開孔8を有する
マスク7を形成し, 該開孔8から該半導体基板1に該
半導体基板1と反対導電型の不純物を導入する第2のイ
オン注入を行う工程とを有する半導体装置の製造方法に
よって解決される。
は実施例を示す工程順断面図である。上記課題は,フィ
ールド酸化膜2の形成された半導体基板1の素子領域に
ゲート絶縁膜4を介してゲート電極5を形成する工程と
,該ゲート電極5と該フィールド酸化膜2をマスクにし
て,該半導体基板1に該半導体基板1と反対導電型の不
純物を導入する第1のイオン注入を行う工程と,該ゲー
ト電極5と該フィールド酸化膜2を被覆してなるマスク
7であって, 該ゲート電極5と該フィールド酸化膜2
の間に該ゲート絶縁膜4が露出してなる開孔8を有する
マスク7を形成し, 該開孔8から該半導体基板1に該
半導体基板1と反対導電型の不純物を導入する第2のイ
オン注入を行う工程とを有する半導体装置の製造方法に
よって解決される。
【0020】また,上記の工程に加えて,フィールド酸
化膜2領域の前記半導体基板1に該半導体基板1と同導
電型の不純物を導入しチャネルカット層3を形成する工
程を有する半導体装置の製造方法によって解決される。
化膜2領域の前記半導体基板1に該半導体基板1と同導
電型の不純物を導入しチャネルカット層3を形成する工
程を有する半導体装置の製造方法によって解決される。
【0021】また,前記第2のイオン注入を前記第1の
イオン注入に比べてドーズ量を大きくし,該半導体基板
1主面に対して斜め方向から行う半導体装置の製造方法
によって解決される。
イオン注入に比べてドーズ量を大きくし,該半導体基板
1主面に対して斜め方向から行う半導体装置の製造方法
によって解決される。
【0022】
【作用】第2のイオン注入を行う開孔8はゲート電極5
ともフィールド酸化膜2とも接していないから,そのイ
オン注入領域もフィールド酸化膜2と接触しない。さら
にフィールド酸化膜2下のチャネルカット層3とも接触
しない。第1のイオン注入は低濃度で,第2のイオン注
入は高濃度で行うようにすれば,高濃度層がチャネルカ
ット層3と接触することもなく,接合耐圧の劣化は避け
られる。
ともフィールド酸化膜2とも接していないから,そのイ
オン注入領域もフィールド酸化膜2と接触しない。さら
にフィールド酸化膜2下のチャネルカット層3とも接触
しない。第1のイオン注入は低濃度で,第2のイオン注
入は高濃度で行うようにすれば,高濃度層がチャネルカ
ット層3と接触することもなく,接合耐圧の劣化は避け
られる。
【0023】第2のイオン注入を半導体基板1主面に対
して斜め方向から行うことによりチャネリングを避け,
開孔8のほぼ全域にわたり,半導体基板1の所定の深さ
に注入することができる。
して斜め方向から行うことによりチャネリングを避け,
開孔8のほぼ全域にわたり,半導体基板1の所定の深さ
に注入することができる。
【0024】
【実施例】図1(a) 〜(c) は実施例を示す工程
順断面図であり,図2(a) 〜(c) はチャネルカ
ット層を形成する工程順断面図である。以下,これらの
図を参照しながら説明する。
順断面図であり,図2(a) 〜(c) はチャネルカ
ット層を形成する工程順断面図である。以下,これらの
図を参照しながら説明する。
【0025】図2(a) 参照半導体基板1としてp−
Si基板を用い,ゲート酸化膜と同程度の厚さの熱酸化
膜2aを形成する。酸化膜厚は,例えば200 Åであ
る。
Si基板を用い,ゲート酸化膜と同程度の厚さの熱酸化
膜2aを形成する。酸化膜厚は,例えば200 Åであ
る。
【0026】全面にCVD法により厚さ1500Åの窒
化シリコン膜を形成し,フィールド酸化膜を形成する部
分をエッチング除去し,SiNマスク10を形成する。 SiNマスク10をマスクにして,Si基板1にチャネ
ルカット用の不純物として,例えばボロン(B+ )
をイオン注入する。イオン注入条件は,例えば加速電圧
20 keV, ドーズ量3×1014cm−2である
。
化シリコン膜を形成し,フィールド酸化膜を形成する部
分をエッチング除去し,SiNマスク10を形成する。 SiNマスク10をマスクにして,Si基板1にチャネ
ルカット用の不純物として,例えばボロン(B+ )
をイオン注入する。イオン注入条件は,例えば加速電圧
20 keV, ドーズ量3×1014cm−2である
。
【0027】図2(b) 参照
SiNマスク10を選択酸化用のマスクにしてSi基板
1を熱酸化し,厚さが4000〜5000Åのフィール
ド酸化膜2を形成する。フィールド酸化膜2の下にはチ
ャネルカット層3が形成される。
1を熱酸化し,厚さが4000〜5000Åのフィール
ド酸化膜2を形成する。フィールド酸化膜2の下にはチ
ャネルカット層3が形成される。
【0028】図2(c) 参照
SiNマスク10をエッチングして除去する。
図1(a) 参照
次に,熱酸化膜2aを除去し,あらためて熱酸化により
厚さ100 〜200 Åのゲート絶縁膜5を形成する
。
厚さ100 〜200 Åのゲート絶縁膜5を形成する
。
【0029】ゲート絶縁膜5の上にポリSiのゲート電
極5を形成する。ゲート電極5とフィールド酸化膜2を
マスクにして,Si基板1にそれと反対導電型の不純物
,例えばヒ素(As+ )をイオン注入する。イオン注
入条件は,例えば,加速電圧40 keV, ドーズ量
1〜2×1013cm−2である。これにより,S
i基板1には第1のイオン注入領域6が形成される。
極5を形成する。ゲート電極5とフィールド酸化膜2を
マスクにして,Si基板1にそれと反対導電型の不純物
,例えばヒ素(As+ )をイオン注入する。イオン注
入条件は,例えば,加速電圧40 keV, ドーズ量
1〜2×1013cm−2である。これにより,S
i基板1には第1のイオン注入領域6が形成される。
【0030】図1(b) 参照
全面にCVD法によりSiO2 を堆積し,厚さ500
0ÅのSiO2 膜を形成し,そのSiO2 膜をパタ
ーニングして,ゲート電極5ともフィールド酸化膜2と
も接しない開孔8を有するSiO2 マスク7を形成す
る。開孔8の幅は,例えば,0.5 μmであり, 開
孔8とフィールド酸化膜2との間隔は0.3 〜0.5
μm程度である。
0ÅのSiO2 膜を形成し,そのSiO2 膜をパタ
ーニングして,ゲート電極5ともフィールド酸化膜2と
も接しない開孔8を有するSiO2 マスク7を形成す
る。開孔8の幅は,例えば,0.5 μmであり, 開
孔8とフィールド酸化膜2との間隔は0.3 〜0.5
μm程度である。
【0031】図1(c) 参照
SiO2 マスク7をマスクにして,開孔8からSi基
板1にそれと反対導電型の不純物,例えばヒ素(As+
)をイオン注入する。イオン注入条件は,例えば,加
速電圧50 keV, ドーズ量 5×1015cm
−2である。イオン注入方向はSi基板1主面の法線と
7°の角度をなす方向とした。これにより,Si基板1
に深さ約 200Åにわたってn+ 型の第2のイオン
注入領域9が形成された。
板1にそれと反対導電型の不純物,例えばヒ素(As+
)をイオン注入する。イオン注入条件は,例えば,加
速電圧50 keV, ドーズ量 5×1015cm
−2である。イオン注入方向はSi基板1主面の法線と
7°の角度をなす方向とした。これにより,Si基板1
に深さ約 200Åにわたってn+ 型の第2のイオン
注入領域9が形成された。
【0032】この後,窒素雰囲気中900 ℃,10分
の活性化処理を行った。第2のイオン注入はSi基板1
主面の法線と低角度をなす方向から行うことにより,チ
ャネリングを起こすことなく,しかも開孔8のほぼ全域
にわたりSi基板1の所定の深さに形成することができ
る。
の活性化処理を行った。第2のイオン注入はSi基板1
主面の法線と低角度をなす方向から行うことにより,チ
ャネリングを起こすことなく,しかも開孔8のほぼ全域
にわたりSi基板1の所定の深さに形成することができ
る。
【0033】第2のイオン注入領域6(n− ) はフ
ィールド酸化膜2と接し,チャネルカット層(p+ )
と接することもあるが,低濃度であるので接合耐圧の劣
化は生じない。
ィールド酸化膜2と接し,チャネルカット層(p+ )
と接することもあるが,低濃度であるので接合耐圧の劣
化は生じない。
【0034】なお,本発明によれば,n+ 層の形成に
際して,従来のようにゲート電極5の側面に側壁を形成
する必要がない。また,素子設計の変更を伴うこともな
い。
際して,従来のようにゲート電極5の側面に側壁を形成
する必要がない。また,素子設計の変更を伴うこともな
い。
【0035】
【発明の効果】以上説明したように,本発明によれば,
耐放射線素子が,素子設計の変更を伴うことなく,接合
耐圧の劣化を生じることもなく実現できる。
耐放射線素子が,素子設計の変更を伴うことなく,接合
耐圧の劣化を生じることもなく実現できる。
【0036】本発明は耐放射線MOSFETの形成に顕
著な効果を奏するものである。
著な効果を奏するものである。
【図1】(a) 〜(c) は実施例を示す工程順断面
図である。
図である。
【図2】(a) 〜(c) はチャネルカット層を形成
する工程順断面図である。
する工程順断面図である。
【図3】(a), (b)は放射線の影響を説明するた
めの図である。
めの図である。
【図4】(a), (b)は従来のLDD構造を示す断
面図である。
面図である。
1は半導体基板であってSi基板
2はフィールド酸化膜
2aは熱酸化膜
3はチャネルカット層
4はゲート絶縁膜
5はゲート電極
6は第1のイオン注入領域であってソース・ドレイン領
域 7はマスクであってSiO2 マスク 8は開孔 9は第2のイオン注入領域であってソース・ドレイン領
域 10はSiNマスク 11は側壁であってSiO2 側壁
域 7はマスクであってSiO2 マスク 8は開孔 9は第2のイオン注入領域であってソース・ドレイン領
域 10はSiNマスク 11は側壁であってSiO2 側壁
Claims (3)
- 【請求項1】 フィールド酸化膜(2) の形成され
た半導体基板(1)の素子領域にゲート絶縁膜(4)
を介してゲート電極(5) を形成する工程と,該ゲー
ト電極(5) と該フィールド酸化膜(2) をマスク
にして,該半導体基板(1) に該半導体基板(1)
と反対導電型の不純物を導入する第1のイオン注入を行
う工程と,該ゲート電極(5) と該フィールド酸化膜
(2) を被覆してなるマスク(7) であって, 該
ゲート電極(5) と該フィールド酸化膜(2) の間
に該ゲート絶縁膜(4) が露出してなる開孔(8)
を有するマスク(7) を形成し, 該開孔(8) か
ら該半導体基板(1) に該半導体基板(1) と反対
導電型の不純物を導入する第2のイオン注入を行う工程
とを有することを特徴とする半導体装置の製造方法。 - 【請求項2】 請求項1記載の工程に加えて,フィー
ルド酸化膜(2) 領域の前記半導体基板(1) に該
半導体基板(1) と同導電型の不純物を導入しチャネ
ルカット層(3) を形成する工程を有することを特徴
とする半導体装置の製造方法。 - 【請求項3】 前記第2のイオン注入を前記第1のイ
オン注入に比べてドーズ量を大きくし,該半導体基板(
1) 主面に対して斜め方向から行うことを特徴とする
請求項1記載の半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP678291A JPH04240731A (ja) | 1991-01-24 | 1991-01-24 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP678291A JPH04240731A (ja) | 1991-01-24 | 1991-01-24 | 半導体装置の製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH04240731A true JPH04240731A (ja) | 1992-08-28 |
Family
ID=11647746
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP678291A Withdrawn JPH04240731A (ja) | 1991-01-24 | 1991-01-24 | 半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH04240731A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100274979B1 (ko) * | 1998-03-02 | 2001-01-15 | 황인길 | 반도체소자내의콘택트형성방법 |
-
1991
- 1991-01-24 JP JP678291A patent/JPH04240731A/ja not_active Withdrawn
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100274979B1 (ko) * | 1998-03-02 | 2001-01-15 | 황인길 | 반도체소자내의콘택트형성방법 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US6541823B1 (en) | Semiconductor device including multiple field effect transistors and manufacturing method thereof | |
JPH10150195A (ja) | Mosfet及びその製造方法 | |
US6054357A (en) | Semiconductor device and method for fabricating the same | |
EP0905789A1 (en) | Semiconductor device having soi structure and method for manufacturing the device | |
US5623154A (en) | Semiconductor device having triple diffusion | |
JPH098321A (ja) | 半導体素子のトランジスター構造及びその製造方法 | |
JP2952570B2 (ja) | 半導体デバイスの製造方法 | |
JPH04240731A (ja) | 半導体装置の製造方法 | |
JP2757491B2 (ja) | 半導体装置の製造方法 | |
JP3320476B2 (ja) | 半導体装置の製造方法 | |
JP3394562B2 (ja) | Mosfet製造方法 | |
KR0131992B1 (ko) | 반도체 소자 및 그 제조방법 | |
JP2880885B2 (ja) | 半導体集積回路装置及びその製造方法 | |
JPH088430A (ja) | Mosトランジスタ及びその形成方法 | |
JP3035996B2 (ja) | Mis型半導体装置の製造方法 | |
KR100226261B1 (ko) | 반도체 소자의 제조 방법 | |
KR100353466B1 (ko) | 트랜지스터 및 그의 제조 방법 | |
JP3064445B2 (ja) | 相補型半導体装置の製造方法 | |
JPH08186252A (ja) | 半導体装置 | |
KR100250686B1 (ko) | 반도체 소자 제조 방법 | |
JPH0244734A (ja) | Misトランジスタの製造方法 | |
KR950000152B1 (ko) | 게이트중첩 엘디디(ldd) 구조 씨모스(cmos) 장치의 제조방법 | |
KR100206864B1 (ko) | 모스 전계효과트랜지스터 제조방법 | |
JPS6211277A (ja) | 半導体集積回路の製造方法 | |
JPH04179238A (ja) | Misトランジスタの製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19980514 |