JPH03119765A - 不揮発性半導体記憶装置の製造方法 - Google Patents
不揮発性半導体記憶装置の製造方法Info
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- JPH03119765A JPH03119765A JP1258373A JP25837389A JPH03119765A JP H03119765 A JPH03119765 A JP H03119765A JP 1258373 A JP1258373 A JP 1258373A JP 25837389 A JP25837389 A JP 25837389A JP H03119765 A JPH03119765 A JP H03119765A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明はフローティングゲート型不揮発性半導体記憶装
置に関する。さらに詳しくは、繰り返し書き込み消去に
よる特性劣化ゲート絶縁膜破壊を抑え、実使用レベルで
の最大書き込み消去回数を向上させることができる不揮
発性半導体記憶装置に関するものである。
置に関する。さらに詳しくは、繰り返し書き込み消去に
よる特性劣化ゲート絶縁膜破壊を抑え、実使用レベルで
の最大書き込み消去回数を向上させることができる不揮
発性半導体記憶装置に関するものである。
［従来の技術］
近年ユーザー側で半導体装置内のＲＯＭに情報を電気的
に自由にプログラムできるという利点から、不揮発性半
導体記憶装置がよく用いられるようになってきた。特に
フローティングゲート型のものは記憶保持性に優れてい
ること、また製造プロセスに特殊な工程が少なく作りや
すいこと等の利点により、大きな発展が見込まれている
。
に自由にプログラムできるという利点から、不揮発性半
導体記憶装置がよく用いられるようになってきた。特に
フローティングゲート型のものは記憶保持性に優れてい
ること、また製造プロセスに特殊な工程が少なく作りや
すいこと等の利点により、大きな発展が見込まれている
。
次に半導体基板とフローティングゲートとの間のゲート
絶縁膜が酸化シリコン膜のみで構成されている従来のフ
ローティングゲート型不揮発性半導体記憶装置について
以下に説明する。
絶縁膜が酸化シリコン膜のみで構成されている従来のフ
ローティングゲート型不揮発性半導体記憶装置について
以下に説明する。
第２図は従来のフローティングゲート型不揮発性半導体
記憶装置の単体メモリーセル部の断面図を示したもので
ある。１はＰ型半導体基板、２は酸化シリコン膜によっ
て形成された第１のゲート絶縁膜、３はポリシリコンに
よって形成されたフローティングゲート電極、４は酸化
シリコン膜によって形成された第２のゲート絶縁膜、５
はポリシリコンによって形成されたコントロールゲート
電極、６及び７はＮ型不純物の拡散によって形成された
ソース領域及びドレイン領域である。
記憶装置の単体メモリーセル部の断面図を示したもので
ある。１はＰ型半導体基板、２は酸化シリコン膜によっ
て形成された第１のゲート絶縁膜、３はポリシリコンに
よって形成されたフローティングゲート電極、４は酸化
シリコン膜によって形成された第２のゲート絶縁膜、５
はポリシリコンによって形成されたコントロールゲート
電極、６及び７はＮ型不純物の拡散によって形成された
ソース領域及びドレイン領域である。
以上のように構成されたフローティングゲート型不揮発
性半導体記憶装置について、以下に書き込み時における
動作を説明する。
性半導体記憶装置について、以下に書き込み時における
動作を説明する。
コントロールゲート５に１２．５Ｖのゲート電圧（ＶＧ
）を、ドレイン７にＩＯＶのドレイン電圧（ＶＤ ）
を、ソース６及び基板１にＯＶのソース電圧（Ｖｓ）及
び基板電圧（Ｖｓｕｂ ）をそれぞれ印加する。この時
、ドレイン近傍ではアバランシェブレークダウンが起こ
り、発生した高エネルギーを有するホットエレクトロン
の一部がコントロールゲートに印加された正の高電圧に
引き寄せられ第１のゲート絶縁膜によるエネルギーギャ
ップを飛び越えてフローティングゲート電極３に入る。
）を、ドレイン７にＩＯＶのドレイン電圧（ＶＤ ）
を、ソース６及び基板１にＯＶのソース電圧（Ｖｓ）及
び基板電圧（Ｖｓｕｂ ）をそれぞれ印加する。この時
、ドレイン近傍ではアバランシェブレークダウンが起こ
り、発生した高エネルギーを有するホットエレクトロン
の一部がコントロールゲートに印加された正の高電圧に
引き寄せられ第１のゲート絶縁膜によるエネルギーギャ
ップを飛び越えてフローティングゲート電極３に入る。
−度フローティングゲートに入ったエレクトロンは第１
及び第２のゲート絶縁膜によるエネルギー障壁に囲まれ
、フローティングゲート内に半永久的に閉じ込められる
。この閉じ込められたエレクトロンの作用で半導体表面
のゲート部分にホールが引き寄せられ、エレクトロンが
基板内部へ押し出されるため、しきい値電圧が変化する
。このしきい値電圧の変化（書き込み前のしきい値電圧
との差）を利用して不揮発性の記憶を行なっている。
及び第２のゲート絶縁膜によるエネルギー障壁に囲まれ
、フローティングゲート内に半永久的に閉じ込められる
。この閉じ込められたエレクトロンの作用で半導体表面
のゲート部分にホールが引き寄せられ、エレクトロンが
基板内部へ押し出されるため、しきい値電圧が変化する
。このしきい値電圧の変化（書き込み前のしきい値電圧
との差）を利用して不揮発性の記憶を行なっている。
［発明が解決しようとする課題］
上記書き込み時動作のところで示したように、書き込み
はアバランシェブレークダウン時に発生したホットエレ
クトロンを利用しており、ホットエレクトロンは第１の
ゲート酸化膜中を通過することになる。
はアバランシェブレークダウン時に発生したホットエレ
クトロンを利用しており、ホットエレクトロンは第１の
ゲート酸化膜中を通過することになる。
一方、消去は紫外線のエネルギーを利用してフローティ
ングゲート内に蓄積したエレクトロンを励起し、その大
部分を再び第１のゲート絶縁膜中を通して半導体基板内
にもどすことになる。
ングゲート内に蓄積したエレクトロンを励起し、その大
部分を再び第１のゲート絶縁膜中を通して半導体基板内
にもどすことになる。
従って、繰り返し書き込み消去回数が増してくると、第
１のゲート絶縁膜中を通過するエレクトロンの総数が増
し、通過中に酸化シリコン膜中のシリコンダングリング
ボンド等に次第にトラップされていき、これによるしき
い値電圧のシフトが発生する。すなわち、書き込み時に
おいて、酸化シリコン膜中にトラップされたエレクトロ
ンによりフローティングゲートへ入るべき新たなホット
エレクトロンの膜中通過が抑制され、書き込み動作後の
十分なしきい値電圧のシフトがなく、場合によっては読
み出し不可能となりうる。
１のゲート絶縁膜中を通過するエレクトロンの総数が増
し、通過中に酸化シリコン膜中のシリコンダングリング
ボンド等に次第にトラップされていき、これによるしき
い値電圧のシフトが発生する。すなわち、書き込み時に
おいて、酸化シリコン膜中にトラップされたエレクトロ
ンによりフローティングゲートへ入るべき新たなホット
エレクトロンの膜中通過が抑制され、書き込み動作後の
十分なしきい値電圧のシフトがなく、場合によっては読
み出し不可能となりうる。
また、大量のエレクトロンの膜中通過により酸化シリコ
ン膜そのものの劣化、破壊が発生しやすくなる。
ン膜そのものの劣化、破壊が発生しやすくなる。
本発明は上記の課題を解決するため、半導体基板面とフ
ローティングゲートの間のゲート絶縁膜を、基板側より
少なくとも酸化シリコン膜、および窒化シリコン膜の積
層構造とすることにより、繰り返し書き込み消去による
特性劣化ゲート絶縁膜破壊を抑え、実用可能な最大書き
込み消去回数を向上させることができるフローティング
ゲート型不揮発性半導体記憶装置を提供することを目的
とする。
ローティングゲートの間のゲート絶縁膜を、基板側より
少なくとも酸化シリコン膜、および窒化シリコン膜の積
層構造とすることにより、繰り返し書き込み消去による
特性劣化ゲート絶縁膜破壊を抑え、実用可能な最大書き
込み消去回数を向上させることができるフローティング
ゲート型不揮発性半導体記憶装置を提供することを目的
とする。
［課題を解決するための手段］
前記目的を達成するために、本発明は下記の構成からな
る。すなわち本発明は、半導体基板面とフローティング
ゲートの間にゲート絶縁膜を有する不揮発性半導体記憶
装置において、前記ゲート絶縁膜が、基板側より少なく
とも酸化シリコン膜、および窒化シリコン膜の積層構造
からなることを特徴とする不揮発性半導体記憶装置であ
る。
る。すなわち本発明は、半導体基板面とフローティング
ゲートの間にゲート絶縁膜を有する不揮発性半導体記憶
装置において、前記ゲート絶縁膜が、基板側より少なく
とも酸化シリコン膜、および窒化シリコン膜の積層構造
からなることを特徴とする不揮発性半導体記憶装置であ
る。
本発明において好ましくは、ゲート絶縁膜が、基板側よ
り少なくとも酸化シリコン膜、窒化シリコン膜、および
酸化シリコン膜の３層積層構造からなることである。
り少なくとも酸化シリコン膜、窒化シリコン膜、および
酸化シリコン膜の３層積層構造からなることである。
［作用コ
本発明は、第１のゲート絶縁膜中に窒化シリコン膜を有
することによって、その高誘電率性のため耐圧特性すな
わち、繰返し書き込み消去に対する耐性が向上し、しき
い値電圧のシフトを抑制し、さらにゲート絶縁膜破壊を
抑制することができる。
することによって、その高誘電率性のため耐圧特性すな
わち、繰返し書き込み消去に対する耐性が向上し、しき
い値電圧のシフトを抑制し、さらにゲート絶縁膜破壊を
抑制することができる。
［実施例］
以下、本発明の一実施例について図面を参照しながら説
明する。なお本発明は下記の実施例に限定されるもので
はない。
明する。なお本発明は下記の実施例に限定されるもので
はない。
本発明の不揮発性半導体記憶装置を第１図（ｄ）に示す
。すなわち、半導体基板面１１とフローティングゲート
層１６の間にゲート絶縁膜として、基板１１側より少な
くとも酸化シリコン膜１４、および窒化シリコン膜１５
の積層構造からなる。
。すなわち、半導体基板面１１とフローティングゲート
層１６の間にゲート絶縁膜として、基板１１側より少な
くとも酸化シリコン膜１４、および窒化シリコン膜１５
の積層構造からなる。
本実施例において好ましくは、ゲート絶縁膜が、基板側
より少なくとも酸化シリコン膜１４、窒化シリコン膜１
５、および酸化シリコン膜１７の３層積層構造からなる
ことである。
より少なくとも酸化シリコン膜１４、窒化シリコン膜１
５、および酸化シリコン膜１７の３層積層構造からなる
ことである。
次に本発明の不揮発性半導体記憶装置の製造方法を説明
する。
する。
第１図（ａ）に示すように、Ｐ型半導体基板１１上に通
常のＬＯＣＯ８法により素子分離領域１２とトランジス
タ形成領域１３を形成する。次に通常の熱酸化法により
約２００Ａの酸化シリコン膜１４を成長させる。さらに
、ＮＨ３ガスと５ｉＨ２Ｃ１２ガスを用いて通常の減圧
ＣＶＤ法により約１００Ａの窒化シリコン膜１５を成長
させ、第１のゲート絶縁膜領域を形成する。
常のＬＯＣＯ８法により素子分離領域１２とトランジス
タ形成領域１３を形成する。次に通常の熱酸化法により
約２００Ａの酸化シリコン膜１４を成長させる。さらに
、ＮＨ３ガスと５ｉＨ２Ｃ１２ガスを用いて通常の減圧
ＣＶＤ法により約１００Ａの窒化シリコン膜１５を成長
させ、第１のゲート絶縁膜領域を形成する。
次に第１図（ｂ）に示すように、フローティングゲート
となる第１のポリシリコン膜１６を通常のＣＶＤ法によ
り約３００ＯＡ成長させ、リンドープを行なう。引き続
き０２ ／ Ｎ ２混合ガス雰囲気中で希釈酸化を行な
い、第１のポリシリコン膜１６上に約４００Ａの酸化シ
リコン膜１７（第２のゲート絶縁膜）を形成する。さら
にコントロールゲートとなる第２のポリシリコン膜１８
を通常のＣＶＤ法により約４００ＯＡ成長させ、リンド
ープを行なう。
となる第１のポリシリコン膜１６を通常のＣＶＤ法によ
り約３００ＯＡ成長させ、リンドープを行なう。引き続
き０２ ／ Ｎ ２混合ガス雰囲気中で希釈酸化を行な
い、第１のポリシリコン膜１６上に約４００Ａの酸化シ
リコン膜１７（第２のゲート絶縁膜）を形成する。さら
にコントロールゲートとなる第２のポリシリコン膜１８
を通常のＣＶＤ法により約４００ＯＡ成長させ、リンド
ープを行なう。
次に第１図（Ｃ）に示すように、通常のフォトリソグラ
フィー技術、ドライおよびウェットエツチング技術を駆
使し、メモリーセルゲート構造を形成する。さらにレジ
スト除去し、通常のセルファライン法によりソース領域
１９及びドレイン領域２０を砒素イオン注入により形成
する。
フィー技術、ドライおよびウェットエツチング技術を駆
使し、メモリーセルゲート構造を形成する。さらにレジ
スト除去し、通常のセルファライン法によりソース領域
１９及びドレイン領域２０を砒素イオン注入により形成
する。
次に第１図（ｄ）に示すように、通常の熱酸化法やＣＶ
Ｄ法により層間絶縁膜２１を形成し、その後、通常のフ
ォトリソグラフィー技術とエツチング技術を用いてコン
タクトホール２２及びアルミ配線２３を形成し、保護膜
として紫外光を通すプラズマ酸窒化シリコン膜２４を成
長させる。
Ｄ法により層間絶縁膜２１を形成し、その後、通常のフ
ォトリソグラフィー技術とエツチング技術を用いてコン
タクトホール２２及びアルミ配線２３を形成し、保護膜
として紫外光を通すプラズマ酸窒化シリコン膜２４を成
長させる。
以上のような製造工程を経て本発明によるフローティン
グゲート型不揮発性半導体記憶装置が形成される。
グゲート型不揮発性半導体記憶装置が形成される。
本実施例においては、第１のゲート絶縁膜として、酸化
シリコン膜と窒化シリコン膜の積層構造を適用した場合
について述べたが、ポリシリコン膜との密着性向上を図
るために、窒化シリコン膜形成後熱酸化によって窒化シ
リコン膜表面を数十Ａ程度酸化した、３層積層構造を適
用しても同様の効果が得られる。
シリコン膜と窒化シリコン膜の積層構造を適用した場合
について述べたが、ポリシリコン膜との密着性向上を図
るために、窒化シリコン膜形成後熱酸化によって窒化シ
リコン膜表面を数十Ａ程度酸化した、３層積層構造を適
用しても同様の効果が得られる。
［発明の効果］
本発明はフローティングゲート型不揮発性半導体記憶装
置において、半導体基板とフローティングゲートの間の
ゲート絶縁膜を基板側より酸化シリコン膜、窒化シリコ
ン膜の積層構造もしくは酸化シリコン膜、窒化シリコン
膜、酸化シリコン膜の３層積層構造とすることによって
、窒化シリコン膜の高誘電率性のため繰返し書き込み消
去に対する耐性が向上し、しきい値電圧のシフトを抑制
し、さらにゲート絶縁膜破壊を抑制することができ、従
って、実使用レベルでの最大書き込み消去回数を向上さ
せることができる優れた不揮発性半導体記憶装置を実現
できるものである。
置において、半導体基板とフローティングゲートの間の
ゲート絶縁膜を基板側より酸化シリコン膜、窒化シリコ
ン膜の積層構造もしくは酸化シリコン膜、窒化シリコン
膜、酸化シリコン膜の３層積層構造とすることによって
、窒化シリコン膜の高誘電率性のため繰返し書き込み消
去に対する耐性が向上し、しきい値電圧のシフトを抑制
し、さらにゲート絶縁膜破壊を抑制することができ、従
って、実使用レベルでの最大書き込み消去回数を向上さ
せることができる優れた不揮発性半導体記憶装置を実現
できるものである。
第１図（ａ）〜（ｄ）は、本発明の一実施例におけるフ
ローティングゲート型不揮発性半導体記憶装置の製造工
程ごとの断面図、第２図は、第１のゲート絶縁膜が酸化
シリコン膜のみで構成された従来のフローティングゲー
ト型不揮発性半導体記憶装置の断面図である。 １：Ｐ型半導体基板 ２二酸化シリコン膜（第１ゲート絶縁膜）３：ポリシリ
コン膜（フローティングゲート電極）４：酸化シリコン
膜（第２ゲート絶縁膜）５：ポリシリコン膜（コントロ
ールゲート電極）６：Ｎ型ソース領域 ７：Ｎ型ド
レイン領域ＶＧ ：ゲート電圧 ｖＤ ニドレイ
ン電圧Ｓ １１ ３ ４ ６ １．７ ８ ９ ０ ２ ４ ソース電圧 Ｖｓｕｂ ：基板電圧Ｐ型半導体
基板 １２：素子分離領域トランジスタ形成領域 酸化シリコン膜 １５：窒化シリコン膜第１のポリシ
リコン膜 酸化シリコン膜 第２のポリシリコン膜 Ｎ型ソース領域 Ｎ型ドレイン領域 ２１：層間絶縁膜コンタクトホー
ル ２３ニアルミ配線プラズマ酸窒化シリコン膜（保
護膜） ″）
ローティングゲート型不揮発性半導体記憶装置の製造工
程ごとの断面図、第２図は、第１のゲート絶縁膜が酸化
シリコン膜のみで構成された従来のフローティングゲー
ト型不揮発性半導体記憶装置の断面図である。 １：Ｐ型半導体基板 ２二酸化シリコン膜（第１ゲート絶縁膜）３：ポリシリ
コン膜（フローティングゲート電極）４：酸化シリコン
膜（第２ゲート絶縁膜）５：ポリシリコン膜（コントロ
ールゲート電極）６：Ｎ型ソース領域 ７：Ｎ型ド
レイン領域ＶＧ ：ゲート電圧 ｖＤ ニドレイ
ン電圧Ｓ １１ ３ ４ ６ １．７ ８ ９ ０ ２ ４ ソース電圧 Ｖｓｕｂ ：基板電圧Ｐ型半導体
基板 １２：素子分離領域トランジスタ形成領域 酸化シリコン膜 １５：窒化シリコン膜第１のポリシ
リコン膜 酸化シリコン膜 第２のポリシリコン膜 Ｎ型ソース領域 Ｎ型ドレイン領域 ２１：層間絶縁膜コンタクトホー
ル ２３ニアルミ配線プラズマ酸窒化シリコン膜（保
護膜） ″）
Claims (2)
- （１）半導体基板面とフローティングゲートの間にゲー
ト絶縁膜を有する不揮発性半導体記憶装置において、前
記ゲート絶縁膜が、基板側より少なくとも酸化シリコン
膜、および窒化シリコン膜の積層構造からなることを特
徴とする不揮発性半導体記憶装置。 - （２）ゲート絶縁膜が、基板側より少なくとも酸化シリ
コン膜、窒化シリコン膜、および酸化シリコン膜の３層
積層構造からなる請求項１記載の不揮発性半導体記憶装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1258373A JP2656986B2 (ja) | 1989-10-02 | 1989-10-02 | 不揮発性半導体記憶装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1258373A JP2656986B2 (ja) | 1989-10-02 | 1989-10-02 | 不揮発性半導体記憶装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03119765A true JPH03119765A (ja) | 1991-05-22 |
| JP2656986B2 JP2656986B2 (ja) | 1997-09-24 |
Family
ID=17319347
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1258373A Expired - Lifetime JP2656986B2 (ja) | 1989-10-02 | 1989-10-02 | 不揮発性半導体記憶装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2656986B2 (ja) |
Cited By (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007012922A (ja) * | 2005-06-30 | 2007-01-18 | Toshiba Corp | 半導体装置およびその製造方法 |
| JP2007288175A (ja) * | 2006-03-21 | 2007-11-01 | Semiconductor Energy Lab Co Ltd | 不揮発性半導体記憶装置 |
| JP2007294910A (ja) * | 2006-03-31 | 2007-11-08 | Semiconductor Energy Lab Co Ltd | 不揮発性半導体記憶装置 |
| JP2007294911A (ja) * | 2006-03-31 | 2007-11-08 | Semiconductor Energy Lab Co Ltd | 不揮発性半導体記憶装置 |
| JP2007294935A (ja) * | 2006-03-31 | 2007-11-08 | Semiconductor Energy Lab Co Ltd | 不揮発性半導体記憶装置 |
| US7692232B2 (en) | 2006-03-21 | 2010-04-06 | Semiconductor Energy Laboratory Co., Ltd. | Nonvolatile semiconductor memory device |
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