KR20030019259A - 반도체 메모리 셀 및 반도체 기억 장치 - Google Patents

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KR20030019259A
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고다아끼라
사이다시게히꼬
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Abstract

제1 절연층, 전하 축적층 및 제2 절연층의 3층을 포함하는 게이트 절연막과, 이 게이트 절연막 위에 형성된 게이트 전극을 갖고, 전기적으로 정보를 기입 소거 가능한 메모리 셀을 포함하고, 전하 축적층은 실리콘 질화막 또는 실리콘 산질화막으로 이루어지고, 제1 및 제2 절연층은 각각 실리콘 산화막 또는 전하 축적층보다 산소 조성이 높은 실리콘 산질화막으로 이루어지고, 제2 절연층의 두께가 5 ㎚보다 크고, 게이트 전극은 p형 불순물을 포함하는 p형 반도체로 이루어진다.

Description

반도체 메모리 셀 및 반도체 기억 장치{SEMICONDUCTOR MEMORY CELL AND SEMICONDUCTOR MEMORY DEVICE}
본 발명은 메모리 셀의 소거 특성을 개선하고, 또한 보다 고집적화를 도모할 수 있는 MONOS형 불휘발성 반도체 기억 장치에 관한 것이다.
절연막을 통해 채널 영역으로부터, 터널 전류에 의해 전하 축적층에 전하를 주입하여 디지털 비트의 정보를 저장시키고, 그 전하량에 따른 MOSFET의 컨덕턴스에 기초하여 정보를 판독하는 불휘발성 반도체 메모리(EEPROM)가 개발되어 있다. 그 중에서도, SiN막을 전하 축적층으로서 이용한 MONOS 메모리는 예를 들면, 폴리실리콘에 의해 형성된 부유 게이트를 이용한 메모리보다 저전압 기입 또는 저전압 소거 동작의 가능성이 있기 때문에 활발하게 연구되고 있다.
MONOS 메모리에 대해서는 예를 들면, 미국 특허 제6, 137, 718호(2000년 10월 24일 발행) 및 미국 특허 제6, 040, 995호(2000년 3월 21일 발행)에 개시되어있다. 여기에 개시되어 있는 MONOS 메모리는, 반도체 기판, 전하를 의도적으로 통과시키는 실리콘 산화막(제1 실리콘 산화막), 실리콘 질화막(전하 축적층), 상기 질화막과 게이트 전극 사이의 전류를 저지하는 실리콘 산화막(제2 실리콘 산화막), 게이트 전극의 순서로 적층된 구조를 갖는다.
특히, 미국 특허 제6, 137, 718호에 개시된 것에서는 축적된 전하의 보전 특성을 유지하고, 또한 소거 시간을 단축하기 위해서, 제2 실리콘 산화막의 막 두께와 제1 실리콘 산화막의 막 두께의 차를 0.5 ㎚ 내지 1 ㎚ 사이로 유지하고, 제2 실리콘 산화막의 막 두께와 제1 실리콘 산화막의 막 두께를 모두 3 ㎚ 이상으로 유지하고, 또한 게이트 전극을 1×1020㎝-3이상의 p형 불순물을 첨가한 p형 게이트 전극재를 이용하는 것이 개시되어 있다.
그러나, 이 예에서는 제2 실리콘 산화막의 막 두께와 제1 실리콘 산화막의 막 두께의 차가 작기 때문에, 반도체 기판으로부터 전하 축적층으로 정공 주입을 이용하여 소거 동작을 행할 때에, 게이트 전극으로부터 전하 축적층에 전자의 주입이 생긴다.
이 때문에, 게이트 전극에 인가하는 소거 전압을 크게 하면, 게이트 전극으로부터의 전자의 주입량의 증가량이 정공 주입량과 같은 정도까지 증가하기 때문에, 소거 임계치가 일정치 이하로는 저하되지 않아, 충분히 저하되지 않는 문제가 있었다. 즉, 기입 임계치와 소거 임계치와의 차를 충분히 확보하는 것은 곤란하다.
또한, p형 게이트 전극재를 이용한 MONOS 메모리와 동일한 게이트 전극재를 이용하여 동일 기판 위에 MOSFET를 형성하는 경우에, 게이트 전극의 P형 불순물 밀도가 1×1020㎝-3이상으로 큰 경우에는 다른 문제가 생긴다.
여기서, 게이트 전극의 p형 불순물 밀도가 1×1020㎝-3이상으로 큰 경우에는 「T. Aoyama, H. Arimoto, K. Horiuchi, "Boron diffusion in SiO2Involving High-Concentration Effects", Extended Abstracts of the 2000 International Conference on Solid State Physics and Materials, Sendai, 2000, pp. 190-191.」에 보고되어 있는 바와 같이, 게이트 전극의 퇴적 후에 고온 열 공정이 인가되면, 게이트에 첨가한 p형 불순물이 실리콘 산화막 속에서 이상 확산한다. 이 결과, 실리콘 산화막의 품질을 열화시켜, 특히 실리콘 산화막이 20 ㎚ 이하인 경우에는 보고되어 있는 바와 같이, MOSFET의 반도체 기판으로 p형 불순물이 스며드는 문제가 있다. 이러한 문제에 의해서, MOSFET의 임계치 전압의 제어가 곤란하게 되어, 특히 낮은 임계치의 p형 MOSFET을 작성할 수 없는 문제가 있다.
또한, 터널 전류에 의해 정공을 주입하는 경우에는 제1 실리콘 산화막의 막 두께의 하한이 3 ㎚로 두껍기 때문에, 정공 전류가 작아져 소거 시간이 증대하는 문제가 있다.
이상 설명한 바와 같이 종래의 MONOS 메모리 셀에서는 고속 소거를 위해, 소거 전압을 크게 하면, 소거 임계치가 충분히 저하되지 않는 문제가 있다.
또한, 제1 실리콘 산화막의 막 두께의 하한이 3 ㎚로 두껍기 때문에, 정공 전류가 작아져 소거 시간이 증대하는 문제가 있다.
따라서, 상기 문제점을 해소하는 것이 요망되고 있다.
도 1은 제1 실시예의 MONOS 메모리 셀의 소자 구조를 도시하는 단면도,
도 2는 도 1의 MONOS 메모리 셀의 데이터 소거 시에의 밴드도.
도 3은 도 1의 MONOS 메모리 셀의 제1 절연층과 제2 절연층에 인가되는 전계 Eox1 및 Eox2의 관계를 나타내는 특성도.
도 4는 도 1의 MONOS 메모리 셀에서 전하 무게 중심이 제1 절연층과 전하 축적층과의 계면에 위치하는 것으로 가정했을 때의 제1 절연층과 제2 절연층에 인가되는 전계 Eox1 및 Eox2의 관계를 나타내는 특성도.
도 5는 도 1의 MONOS 메모리 셀의 소거 게이트 전압과 소거 포화 플랫 밴드 전압과의 관계를 나타내는 특성도.
도 6은 도 1의 MONOS 메모리 셀의 데이터 소거 시에의 밴드도.
도 7은 제1 실시예의 변형예에 따른 MONOS 메모리 셀의 소자 구조를 도시하는 단면도.
도 8은 제2 실시예의 MONOS 메모리 셀의 소자 구조를 도시하는 단면도.
도 9는 제2 실시예의 변형예의 MONOS 메모리 셀의 소자 구조를 도시하는 단면도.
도 10은 제3 실시예의 반도체 기억 장치의 소자 구조를 도시하는 단면도.
도 11의 (a) 내지 도 11의 (g)는 제3 실시예의 반도체 기억 장치를 제조할 때의 제조 공정을 순차적으로 도시하는 단면도.
도 12의 (a) 내지 도 12의 (i)는 제3 실시예의 변형예의 제조 공정을 순차적으로 도시하는 단면도.
도 13의 (a), (b)는 제4 실시예의 반도체 기억 장치의 소자 구조를 도시하는 단면도.
도 14의 (a) 내지 도 14의 (l)은 제4 실시예의 반도체 기억 장치의 제조 공정을 순차적으로 도시하는 단면도.
도 15의 (a), (b)는 제5 실시예의 반도체 기억 장치의 회로도 및 평면도.
도 16은 제5 실시예의 반도체 기억 장치의 소자 구조를 도시하는 단면도.
도 17은 제5 실시예의 반도체 기억 장치의 도 16과는 다른 단면도.
도 18의 (a), (b)는 제6 실시예의 반도체 기억 장치의 회로도 및 평면도.
도 19의 (a), (b)는 제6 실시예의 반도체 기억 장치의 다른 단면도.
도 20의 (a), (b)는 제7 실시예의 반도체 기억 장치의 회로도 및 평면도.
도 21의 (a), (b)는 제7 실시예의 반도체 기억 장치의 다른 단면도.
〈도면의 주요 부분에 대한 부호의 설명〉
1 : P형 실리콘 반도체 영역
2 : 제1 절연층
3 : 전하 축적층
4 : 블록 절연막(제2 절연층)
5 : 게이트 전극(제어 전극)
6 : 금속 보강층
7 : 절연막
8 : 측벽 절연막
9 : 소스 영역
10 : 드레인 영역
본 발명의 특징에 따르면, 제1 절연층, 전하 축적층 및 제2 절연층의 3층을 포함하는 적층 구조의 게이트 절연막으로서, 상기 전하 축적층은 실리콘 질화막 또는 실리콘 산질화막으로 이루어지고, 상기 제1 절연층 및 제2 절연층은 각각 실리콘 산화막 또는 상기 전하 축적층보다 산소 조성이 높은 실리콘 산질화막으로 이루어지며, 상기 제2 절연층의 두께가 5 ㎚보다 큰 게이트 절연막과, 상기 게이트 절연막 위에 형성되고, p형 불순물을 포함하는 p형 반도체로 이루어지는 제어 전극으로 이루어지는 전기적으로 정보의 기입 소거 가능한 반도체 메모리 셀이 제공되어 있다.
이하, 도면을 참조하여 본 발명을 실시예에 의해 상세히 설명한다.
〈제1 실시예〉
도 1은 본 발명의 MONOS 메모리 셀의 소자 구조를 도시하는 단면도이다. 본 실시예의 메모리 셀은 종래의 것과 비교하여, 제2 절연층의 두께를 5 ㎚보다 크게 한 점과, 게이트 전극을 p형 반도체로 구성한 점이 다르다.
즉, 도 1에서, 반도체 기판 위에 형성되어 있고, 예를 들면, 붕소 또는 인듐 등의 불순물 농도가 1014㎝-3∼1019㎝-3사이의 P형 실리콘 반도체 영역(1)에, 예를들면, 0.5∼10 ㎚의 두께로 이루어지는 실리콘 산화막 또는 옥시나이트라이드막으로 이루어지는 제1 절연층(2)이 형성되어 있다. 여기서 제1 절연층(2)의 평면부의 두께를 tox1, 실리콘 산화막에 대한 비유전률을 εox1로 한다.
또한, 제1 절연층(2)의 상부에는 예를 들면 실리콘 질화막으로 이루어지는 전하 축적층(3)이 3∼50 ㎚의 두께로 형성되어 있다. 이 전하 축적층(3)의 평면부의 두께를 tN, 실리콘 산화막에 대한 비유전률을 εN으로 한다. 이 위에, 예를 들면, 두께 5 ㎚보다 크고, 30 ㎚ 이하의 두께로 실리콘 산화막 또는 옥시나이트라이드막으로 이루어지는 블록 절연막(제2 절연층)(4)을 통해, 예를 들면, 붕소가 1×1019㎝-3∼1×1021㎝-3의 범위에서 불순물로서 첨가된 폴리실리콘층으로 이루어지는 게이트 전극(5)이 10∼500 ㎚의 두께로 형성되어 있다. 그리고, 제1 절연층(2), 전하 축적층(3) 및 제2 절연층(4)은 ONO막으로 이루어지는 3층의 적층 구조의 게이트 절연막을 구성하고 있다.
여기서, 폴리실리콘층으로 이루어지는 게이트 전극(제어 전극)(5)의 붕소 농도를 1×1020㎝-3이하로 하는 것이, 실리콘 산화막 중의 붕소의 이상 확산을 방지하고, 동시에 형성되는 p형 MOS 전계 트랜지스터의 임계치를 안정적으로 형성하는 데 바람직하다. 또한, 폴리실리콘층으로 이루어지는 게이트 전극(5)의 붕소 농도를 1×I019㎝-3이상으로 하는 것이, 게이트 전극의 공핍화에 따라, ONO 적층막에 가해지는 전계가 작아져, 소거 시간이 증대하는 것을 방지하는 데 바람직하다.
여기서 제2 절연층(4)의 평면부의 두께를 Tox2, 실리콘 산화막에 대한 비유전률을 εox2로 한다.
본 실시예의 MONOS 메모리 셀이 종래의 MONOS 메모리 셀에 비하여 특징적인 것은, 제2 절연층(4)의 막 두께 tox2가 5 ㎚보다 크다고 하는 점이다. 여기서, 소거 상태의 임계치가 일정치 이하로 저하되지 않는 현상을 이후, 간편함으로 도모하기 위해서, 소거 임계치의 포화 현상이라고 하기로 한다. 소거 임계치의 포화를 방지하기 위해서는 소거 시에 제2 절연층(4)을 터널하는 전자 전류를 작게 하는 것이 바람직하다. 여기서, tox2를 5 ㎚보다 크게 하면, 소거 시에 제2 절연층(4)에 전계가 인가된 경우, 다이렉트 터널 전류가 아니고 Fowler-Nordheiln(FN) 전류가 흘러, 제2 절연층(4)에 흐르는 전류를 보다 작게 유지할 수 있다. 따라서, 제2 절연층(4)은 충분한 두께인 것이 바람직하다.
또한, 제1 절연층으로서 실리콘 산화막 또는 실리콘 산질화막을 이용한 경우, 정공에 대한 배리어 높이가 전자에 대한 배리어 높이보다 1 eV 이상 높기 때문에, 제1 절연층을 보다 박막화하지 않으면 터널 현상이 생기지 않아, 적어도 3.2 ㎚ 이하로 박막화하지 않으면 소거에 충분한 정공의 터널 전류는 얻어지지 않는다. 따라서, 반도체 영역(1)으로부터 다이렉트 터널 현상을 이용하여 정공을 전하 축적층(3)에 주입하기 위해서는, 3.2 ㎚ 이하로 tox1을 설정하는 것이 보다 바람직하다. 이들의 관계로부터, tox2를 tox1+1.8 ㎚보다 크게 하는 것이 바람직하다.
또한, 게이트 전극(5) 상에, 예를 들면 WSi(텅스텐 실리사이드), NiSi, MoSi, TiSi, CoSi, W, Al 중 어느 하나로 이루어지는 금속 보강층(6)을 10∼500 ㎚의 두께로 형성해도 된다. 이 금속 보강층(6)은 복수의 게이트 전극(5)을 저저항으로 접속하는 게이트 배선을 구성한다.
또한, 이 금속 보강층(6)의 상부에는 예를 들면, 실리콘 질화막이나 실리콘 산화막으로 이루어지는 절연막(7)이 5∼500 ㎚의 두께로 형성된다. 또한, 게이트 전극(5)의 측면에는 예를 들면 2∼200 ㎚의 두께의 실리콘 질화막 또는 실리콘 산화막으로 이루어지는 측벽 절연막(8)이 형성되어 있다. 이 측벽 절연막(8)과 상기 절연막(7)에 의해, 게이트 전극과 소스, 드레인 영역, 및 게이트 전극과 컨택트나 상부 배선층과의 전기적 절연이 유지되고 있다.
또한, 이 측벽 절연막(8)을 형성한 상태에서 p형 실리콘 반도체 영역(1)에 대하여 n형 불순물을 예를 들면 이온 주입함으로써, 게이트 전극(5)의 양측면에 n형의 소스 영역(9) 및 드레인 영역(10)이 형성된다. 이 때, 측벽 절연막(8)이 형성되어 있는 것으로, 게이트 전극(5)의 단부에서의 이온 주입에 의한 손상을 작게 할 수 있다. 또, 소스, 드레인 영역에 대한 컨택트 및 상부 배선층은 본 실시예의 주요한 구성 요건이 아니므로 도시를 생략한다.
또, 본 실시예에서, 기입 시 및 소거 시에 인가되는 전계의 변동에 의한 임계치의 확대를 방지하기 위해서, 반도체 영역(1)과 소스 영역(9)과의 경계에서 반도체 영역(1)과 드레인 영역(10)과의 경계까지는 게이트 절연막을 구성하는 각 층(2, 3, 4)의 각 막 두께가 각각 균일하게 되어 있는 것이 바람직하다.
여기서, 도 1에서는 소스 영역(9) 및 드레인 영역(10), 전하 축적층(3) 및 게이트 전극(5)에 의해, 전하 축적층(3)에 축적된 전하량을 정보량으로 하는 MONOS형 EEPROM 메모리 셀이 형성되어 있다. 게이트 길이는 0.5㎛ 이하 0.01㎛ 이상으로 되어 있다. 소스 영역(9) 및 드레인 영역(10)은 예를 들면 인이나 비소, 안티몬을 표면 농도가 1017㎝-3∼1021㎝-3가 되도록, 깊이 10∼500 ㎚의 사이에서 확산 또는 이온 주입에 의해 형성된다.
도 2는 본 실시예의 MONOS 메모리 셀의 데이터 소거 시에의 밴드도를 도시한다. 이 데이터 소거는 특히, 게이트 전극으로부터 전자가 주입되는 조건으로 행해진다.
도 2에서, 참조 부호(11)는 상기 전하 축적층(3)에 축적된 전하의 분포 상태를 모식적으로 도시한 것이다. 본 예에서는 소거가 충분히 행해지고, 전하 축적층(3)에 정공이 축적된 경우를 상정하여, 밴드가 아래로 볼록하게 되어 있는 경우를 나타내고 있다. 물론, 축적된 전하의 분포 상태에 대해서는 이러한 형상일 필요는 없고, 이하의 논의에서는 기본적으로 전하의 무게 중심(moment) 위치만이 문제가 된다.
도 2에서는 p형 반도체 영역(1)에, 예를 들면, 5∼20 V 사이의 전압을 가하여, 소스 영역 및 드레인 영역을 전위적으로 부유 상태로 하여, 게이트 전극의 전압을 0 V로 한 경우를 도시하고 있다. 또는, 소스 영역 및 드레인 영역, p형 반도체 영역(1)을 0 V로 하고, 게이트 전극의 전압을 예를 들면, -5∼-20 V로 해도 된다. 이 경우에는 p형 반도체 영역(1)으로부터, 다이렉트 터널 현상에 의해 정공이 제1 절연층(2)을 통과하여 주입된다. 여기서, 게이트 전극으로부터 FN 터널 현상에 의해 전자가 주입되는 조건으로, 본 발명자들은 축적 전하의 무게 중심 위치를,제2 절연층(4)과 전하 축적층(3)과의 계면과 근사시키면, 소거의 포화 임계치가 제1 절연층(2)에 인가되는 전계 Eox1가 변화해도, 제2 절연층(4)에 인가되는 전계 Eox2가 거의 일정하다고 상정하는 것이 가능한 것을 새롭게 발견하였다.
여기서, 우선, 실험 데이터로부터, 소거 상태에서, Eox1과 Eox2를 도출하는 식을 나타낸다. 우선, 소거 시의 p형 반도체 영역(1)을 기준으로 한 게이트 전극의 게이트 전압을 Vpp, 전하 축적층(3)의 질화막에 축적된 전하량을 QN, QN의 전하 무게 중심과 게이트 전극(5)까지의 단위 면적당 용량을 C1로 하고, 소거 시의 표면 밴드 굴곡을 φs(도 2에서 하방으로 굽은 상태를 플러스로 함), QN=0으로 한 경우의 게이트 전극의 플랫 밴드 전압을 VFBi로 하였을 때, 소거 시에는 수학식 1이 성립한다.
여기서, QN은 p형 반도체 영역(1)과 제1 절연층(2) 사이의 계면 단위에 트랩된 전하량의 절대치보다 충분히 큰 것으로 한다. 이것은 현재 시작(試作) 또는 실용화되어 있는 메모리 셀에서는 당연히 충족될 수 있다. 수학식 1에서 MONOS 메모리 셀의 ONO 적층막의 실리콘 산화막으로 환산한 실효막 두께가 teff이고, 수학식 1가 성립한다.
여기서, 소거 후에 p형 반도체 영역(1)의 밴드 벤딩이 없도록 하여 측정한 플랫 밴드 전압을 VFB로 하면, Eox1도 가우스의 정리에 의해 0이 되기 때문에, 수학식 1로부터, 이하의 식이 성립한다.
또한, Eox1은 수학식 1 및 수학식 3에 의해, 수학식 4가 된다.
또한, 가우스의 정리에 의해, Eox2는 이하의 식으로 도출된다.
여기서, 소거 시에, 게이트 전극으로부터 전하 축적층에의 전자 주입이 생기고 있는 경우에, QN의 무게 중심 위치가 제2 절연층과 전하 축적층과의 계면에 위치하고 있으면 근사한다. 이와 같이 근사할 수 있는 이유는 전하 축적층이 되는 질화막 중의 전기 전도도는 정공의 이동도가 전자의 이동도보다 3배 이상 큰 것에 의한다. MONOS 메모리 셀에서는 주입된 전자의 포획된 전하의 무게 중심 측정을 행함으로써, 주입된 측의 계면의 극히 근방에 집중하여 포획된다고 하는, 본 발명자들의 실험 사실로부터 도출한 합리적인 전제이다. 이 경우, 실리콘 산화막의 유전률을 εox로 하면, C1은 εox·εox2/tox2로 나타낼 수 있다.
또한, VFBi는 반도체 영역(1)의 페르미 에너지와 게이트 전극의 페르미 에너지와의 차이고, p형 반도체 영역(1)과 n형의 게이트 전극과의 차는 거의 -1 V, p형 반도체 영역(1)과 p형의 게이트 전극과의 차는 거의 0 V가 된다. 정확하게는 반도체 영역(1)과 게이트 전극의 불순물 밀도로부터 계산에 의해 구할 수 있다. 또한, 소거 시의 표면 밴드 굴곡 φs는 p 반도체 영역(1)에 대해서는 전하가 축적되는 방향에 전계가 인가되기 때문에, 거의 0 V라고 생각해도 된다. 이들로부터, Eox, E ox2는 수학식 3 및 수학식 5를 이용하여 실험적으로 전부 구할 수 있다.
도 3은 도 1의 MONOS 메모리 셀에서, tox1을 2.0 ㎚ 이상 3.5 ㎚ 이하의 범위의 값으로 하여, tN을 6∼20 ㎚의 범위 내에서 여러가지로 변화시키고, tox2를 5∼10 ㎚의 범위 내에서 여러가지로 변화시키고, Vpp를 -8∼-20 V의 범위 내에서 여러가지로 변화시킨 경우의 소거 펄스 계속 시간 1초의 소거 플랫 밴드 전압으로부터 수학식 3 및 수학식 5를 이용하여 구한 Eox1 및 Eox2의 값을 나타낸다. 또, 이 소거 상태에서, 펄스 계속 시간 0.1초의 소거 플랫 밴드 전압과 비교하고, 임계치 차가 ±0.2 V 이내의 값을 포화하고 있다고 생각되는 값으로서 선별하여 이용하고 있다.
도 3의 네모난 심볼은 게이트 전극으로서 인을 5×1019㎝-3이상 5×1020㎝-3이하의 범위에서 첨가한 n형의 게이트 전극의 경우를 나타내고, 둥근 심볼은 붕소를 1×1019㎝-3이상 1×1020㎝-3이하의 범위에서 첨가한 P형의 게이트 전극의 경우를 나타내고 있다.
한편, 도 4는 전하 무게 중심이 제1 절연층(2)과 전하 축적층(3)과의 계면에 위치하는 것으로 가정하여 구한 Eox1 및 Eox2의 값을 나타낸다.
도 3 및 도 4로부터, 전하 QN의 무게 중심 위치가 질화막의 어느 위치에 있어도, Eox1이 -6∼-12 MV/㎝의 범위에서 변화해도, Eox2는 약간밖에 변화하지 않는다. 이것은 제2 절연층을 흐르는 전자 전류가 Fowler-Nordheim(FN) 터널 전류로, 매우 강한 전계 의존성을 갖고 있는 반면, 제1 절연층을 흐르는 정공 전류가 다이렉트 터널 전류로, FN 터널 전류보다 약한 전계 의존성을 갖고 있기 때문이다. 따라서, 제1 절연층을 흐르는 정공 전류를 예를 들면, 핫 홀 전류로 한 경우에 있어서도, 핫 홀 전류는 터널 전류보다 또한 약한 절연막 인가 전계 의존성을 갖고 있기 때문에, Eox2가 약간밖에 변화하지 않는 현상은 더욱 현저하게 된다.
또한, 도 3에서, 게이트 전극의 도전성이 동일한 그룹 사이에서는 소거 임계치가 포화 시에는 Eox1이 변화해도 Eox2는 거의 변화하지 않고, p형의 게이트 전극에서 -10 MV/㎝, n형의 게이트 전극에서 -7 MV/㎝의 거의 일정치로서 근사할 수 있는 것을 우리들은 새롭게 발견하였다. 이후, 이 일정치를 p형의 게이트 전극에서 Eox2p, n형의 게이트 전극에서 Eox2n으로 한다. 반대로, Eox2를 일정하게 하고, 상기 모델을 이용함으로써, 포화하는 소거 플랫 밴드치 VFB를 구할 수 있는 것을 의미하고 있다. 실제, 수학식 5를 변형함으로써 이하의 식으로 소거 플랫 밴드 전압 VFB를 구할 수 있다.
도 5는 제1 절연층과 제2 절연층을 실리콘 산화막으로 구성하고, 전하 축적층을 실리콘 질화막으로 구성하여, εox1=εox2=εN/2로 하여, 제1 절연층의 막 두께를 4 ㎚, 제2 절연층의 막 두께를 x ㎚, 전하 축적층의 막 두께를 17-2x ㎚로 한 경우의 VFB의 수학식 6에 의한 계산값을 나타낸다. 이 조건은 teff를 일정하게 하여, 게이트 전극(5)으로부터 반도체 영역(1)에 대한 게이트 드라이브 특성이나 단채널 효과를 일정하게 하고 있으며, 이 조건으로 Vpp를 일정하게 한 경우, VFB가 작을 수록, 소거를 깊게 행할 수 있기 때문에 보다 바람직하다.
또한, 제1 절연층의 막 두께를 일정하게 하고, 제2 절연층의 막 두께와 전하 축적층의 실리콘 산화막으로 환산한 실효 막 두께의 합을 일정하게 유지한 이 조건은 기입 시의 인가 전계가 거의 동일하게 되고, 기입 속도가 소거 속도와 동일하게 되는 조건이다. 따라서, 기입 및 판독에 대해서는 거의 일정하게 되는 조건이라고 할 수 있다.
도 5에서, 실선은 게이트 전극이 p형인 경우를, 파선은 게이트 전극이 n형인 경우를 나타내고 있고, 특히 p형의 게이트 전극에서, 제2 절연층의 막 두께를 4.5 ㎚, 전하 축적층의 막 두께를 8 ㎚로 한 경우를, 앞의 미국 특허 제6, 040, 995호의 실시예의 조건에 따라 굵은 실선으로 나타내고 있다. 미국 특허 제6, 040, 995호의 실시예에서는 Vpp이 -14 V인 경우가 개시되어 있다. 이 경우, p형의 게이트전극 및 n형의 게이트 전극의 양자 모두 제2 절연층을 두껍게 할 수록, VFB가 상승하는 영역(도 5의 영역②)에 포함되어, teff를 일정하게 한 채 제2 절연층을 두껍게 해도 VFB를 저하시키지 않는다.
한편, 본 발명자들은 도 5의 영역①, 즉, p형의 게이트 전극에서는 제2 절연층을 두껍게 할 수록 VFB가 저하하고, n형의 게이트 전극에서는 제2 절연층을 두껍게 할 수록 VFB가 상승하는 영역이 존재하는 것을 새롭게 발견하였다. 이 영역에서, p형의 게이트 전극을 이용함으로써, n형의 게이트 전극을 이용하는 것보다, 제2 절연층을 두껍게 함으로써, 효과적으로 VFB를 낼릴 수 있는 것이 판명되었다. 또한, Vpp의 절대치가 더 낮은 영역으로서, 도 5의 영역③, 즉, p형의 게이트 전극과 n형의 게이트 전극 모두 제2 절연층을 두껍게 할 수록 VFB가 저하하는 영역이 있다.
이 영역③에 비하여, 영역①에서는 Vpp의 절대치를 상승시킬 수 있기 때문에, 고속 소거가 가능하고, 또한 p형의 게이트 전극을 이용하는 것에 의해서만, 제2 절연층을 두껍게 함으로써, 효과적으로 VFB를 내릴 수 있는 영역에서, 종래 자주 이용되고 있는 n형의 게이트 전극에서는 이 영역을 이용할 수 없는 새로운 소거 전압 범위 영역인 것이 판명되었다.
여기서, 수학식 6으로부터, 영역①의 상/하한은 teff 일정하고, tox2를 변화해도 VFB가 변화하지 않은 점을 구하면 된다. p형의 게이트 전극의 VFBi를 VFBip, n형의 게이트 전극의 VFBi를 VFBin으로 하면, 영역①의 Vpp의 범위는 다음과 같이 된다.
여기서, p형 반도체 영역(1)의 소거 시의 φs는 0 V, p형 반도체 영역(1) 및 게이트 전극에 실리콘을 이용한 경우에는, VFBip, VFBin은 각각 0 V, -1 V로서 충분하므로, teff를 nm 단위로 하고, Vpp를 volt 단위로 하면, 이하의 식의 범위에서 Vpp를 설정하면 된다.
여기서, 디클로로실란과 암모니아를 이용하여 형성한 실리콘 질화막은 통상, 실리콘 산화막의 2배의 유전률을 갖는다. 그리고, 제1 절연층과 제2 절연층에 실리콘 산화막을 이용하는 것으로 하면, 수학식 2와 수학식 8로부터, 영역①의 Vpp의 범위를 다음과 같이 구할 수 있다.
상기에서는, p형 반도체 영역(1)과 전하 축적층(3) 사이에 흐르는 전류의 관계에 대하여 나타내었다. 마찬가지로, n형의 소스 영역(9)또는 드레인 영역(10)과 전하 축적층(3) 사이에 정공 전류를 흘려 소거를 행해도 된다. 이 경우, tox1, tN, tox2로서는 정공 전류를 흘리는 소스, 드레인 영역 상의 평면부의 값을 이용하는 것이 합리적이다.
도 6은 본 실시예의 소거 시간에, 특히 게이트 전극으로부터 전하 축적층에 전자가 주입되는 조건에서의 밴드도를 도시한다. 도 6에서는 적어도 n형의 소스 영역(9) 또는 드레인 영역(10) 중 어느 하나에, 예를 들면, 5∼20 V 사이의 전압을 가하여, 반도체 영역(1)의 전압은, 전압을 인가한 소스, 드레인 영역의 전압으로부터 0 V 사이로 하고, 게이트 전극의 전압을 -5∼-20 V로 한 경우에, 소스, 드레인 영역과 게이트 전극 사이에 큰 전위차를 인가한 경우를 나타내고 있다.
소거는 소스측 또는 드레인측, 및 소스, 드레인 양측의 어느 쪽에서 행해도 상관없지만, 이후 설명을 간략화하기 위해서, 전하 축적층으로 정공을 주입하도록, 전압을 인가한 소스 또는 드레인 영역을 소스, 드레인 영역으로서 나타내기로 한다. 이 경우에는 n형의 소스, 드레인 영역(9, 10)의 제1 절연층(2)에 접한 계면 근방에서 정공이 생길수록 밴드 굴곡이 생겨, 다이렉트 터널 현상에 의해 정공이 제1 절연층(2)을 통과하여 주입된다.
이 경우, 상기한 수학식 1로부터 수학식 9까지를 도출한 논의가 φs, Vpp 및 VFB, VFBi의 정의를 치환함으로써 그대로 성립한다. 도 6에서, n형의 소스 영역(9) 또는 드레인 영역(10)의 소거 시의 표면 밴드 굴곡을 φs로 치환하고, n형의 소스, 드레인 영역(9, 10)을 기준으로 한 소거 게이트 전압을 Vpp로 치환하여, 제1 절연층에 인가되는 전계 Eox 및 제2 절연층에 인가되는 전계 Eox2를 화살표로 나타내고 있다. 이들은 지면 아래 방향이 플러스가 되도록 부호를 정하고 있다. 또한, VFBi로서는 QN=0으로 한 경우의 소스 영역(9) 또는 드레인 영역(10)을 기준으로 한 게이트 전극의 플랫 밴드 전압으로 치환하고, 소거 후에 n형의 소스, 드레인 영역(9, 10)의 제1 절연층과의 계면까지의 사이에 밴드 벤딩이 없도록 하여 측정한 플랫 밴드 전압을 VFB로 치환한다.
이와 같이 하면, VFBi는 소스, 드레인 영역(9, 10)의 페르미 에너지와 게이트 전극(5)의 페르미 에너지와의 차이고, n형의 소스, 드레인 영역(9, 10)에 대한 n형의 게이트 전극에서 거의 0 V, n형의 소스, 드레인 영역(9, 10)에 대한 p형의 게이트 전극에서 거의 1 V가 된다. 정확하게는 n형의 소스, 드레인 영역(9, 10)과 게이트 전극의 불순물 밀도로부터 계산에 의해 구할 수 있다.
또한, 소거 시의 표면 밴드 굴곡 φs는 소거 시에 n형의 소스, 드레인 영역(9, 10)의 제1 절연층에 접한 계면 근방에서 정공이 생길수록 밴드 굴곡이 생기고 있기 때문에, 소스, 드레인 영역에 대하여 거의 반전되어 있다고 생각해도 된다. 이 경우에는 φs는 거의 -1 V로 된다고 생각해도 된다. 이것으로부터, p형의 게이트 전극에서는 제2 절연층을 두껍게 할 수록 VFB가 저하하고, n형의 게이트 전극에서는 제2 절연층을 두껍게 할 수록 VFB가 상승하는 영역을 수학식 7, 수학식 8, 수학식 9의 평가식에서 그대로 얻어지는 것을 알 수 있다.
이들 해석은 반도체 영역(1) 및 n형의 소스, 드레인 영역(9, 10) 각각 독립적으로 성립한다. 따라서, p형 반도체 영역(1)이 아닌 n형 반도체 영역을 이용한 경우에서, 반도체 영역(1)으로부터 전하 축적층(3)에 정공이 주입되는 경우에는, 상기 n형의 소스, 드레인 영역(9, 10)으로부터 전하 축적층(3)에 정공이 주입되는 경우와 완전히 동일한 논의가 성립하여, 상기한 수학식 7, 수학식 8, 수학식 9의 평가식을 이용할 수 있다.
또한, n형 반도체 영역을 이용한 경우에, p형의 소스, 드레인 영역을 형성하여, p형의 소스, 드레인 영역으로부터 전하 축적층에 정공이 주입되는 경우에는 p형 반도체층으로부터 전하 축적층에 정공이 주입되는 경우와 완전히 동일한 논의가 성립하여, 상기한 수학식 7, 수학식 8, 수학식 9의 평가식을 이용할 수 있다.
이상과 같이, n형, p형의 전계 효과 트랜지스터로 이루어지는 메모리 셀의 어느 것에 대해서도, 상기한 수학식 7, 수학식 8, 수학식 9의 평가식의 범위에서 새로운 소거 전압 범위가 얻어져, 본 발명의 효과가 얻어지는 것은 분명하다.
이상과 같이 제1 실시예에 따른 MONOS 메모리 셀에서는 반도체 영역(1) 또는 소스, 드레인 영역(9, 10)으로부터 전하 축적층(3)에의 정공의 다이렉트 터널 주입에 의한 소거 시에, 전하 축적층(3)을 균일하게 전면 소거할 수 있다. 또한, 그 때에 생긴 정공 전류를 전부 터널 주입에 사용할 수 있기 때문에, 주입 효율이 높고, 소거 시의 소비 전력을 작게 할 수 있는 이점을 갖는다.
또한, 상기한 수학식 1∼수학식 9까지의 도출은, 반도체 영역(1)으로부터 전하 축적층(3)에 정공을 주입할 때에, 제1 절연층의 전계에 대한 의존성이 게이트 전극(5)으로부터 전하 축적층(3)에의 전자의 FN 터널 전자 주입보다 약한 의존성을 갖는 경우와 마찬가지로 생기는 것은 그 원리로부터 분명하다. 따라서, 반도체 영역(1)으로부터 전하 축적층(3)에의 정공 주입이 핫 홀에 의한 것인 변형예의 경우에는 핫 홀에 대한 제1 절연층(2)의 장벽 높이는 핫으로 하지 않는 홀에 대한 장벽 높이보다 훨씬 작다. 이 때문에, 다이렉트 터널보다 더 제1 절연층의 전계에 대한 의존성이 작아진다. 따라서, 당연히 상기한 수학식 7, 수학식 8, 수학식 9에 나타낸 평가식의 범위에서 새로운 소거 전압 범위가 얻어져, 본 발명의 효과가 얻어지는 것은 분명하다.
이 경우, 도 1과 동일한 소자 구조로, 예를 들면, 소스, 드레인 영역(9, 10)과 p형 반도체 영역(1) 사이에서 생긴 핫 홀을 제1 절연층(2)을 통해 전하 축적층(3)에 주입하는 경우에는 n형의 소스 영역(9)또는 드레인 영역(10) 중 어느 하나에, 예를 들면, 5∼20 V 사이의 전압을 가하여, 반도체 영역(1)의 전압은 예를 들면 0 V로 하고, 게이트 전극(5)의 전압을 0∼-15 V 사이로 하면 된다.
또한, 이 경우, 상기한 수학식 7, 수학식 8, 수학식 9 중의 Vpp로서는, 반도체 영역(1)의 전압을 기준으로 한 게이트 전극의 전압을 취하면 된다. 또한, 이 핫 홀 주입에 의한 소거 시에는 tox1은 반드시 3.2 ㎚보다 작을 필요는 없고, tox2가 tox1+1.8 ㎚보다 클 필요는 없다.
또한, 핫 홀에 의한 소거 방법에서는 소스, 드레인 영역 및 게이트 전극에 인가하는 전압을 상기 다이렉트 터널에 의한 소거 방법보다 작게 할 수 있어, 보다 저전압으로 소거 동작을 실현할 수 있다.
본 실시예에 따른 MONOS 메모리 셀은 이하와 같은 효과를 갖는다.
(1) 동일한 플랫 밴드 전압 VFB까지 소거하는 경우에, 반도체 영역으로부터 전하 축적층에의 정공 주입을 이용하여 소거 동작을 행할 때에, 게이트 전극으로부터 전하 축적층에의 전자 주입을 제2 절연층의 막 두께와 제1 절연층의 막 두께의 차가 작은 종래예보다 훨씬 억제할 수 있다. 따라서, 전하 축적층에의 정공과 전자의 동시 주입을 방지할 수 있다. 예를 들면, 절연막 및 전하 축적층의 트랩 증가나 계면 단위 증가를 보다 저감할 수 있어, 신뢰성을 향상할 수 있다.
동시에, 예를 들면 ONO 적층막의 실리콘 산화 환산의 실효막 두께 teff와 제1 절연층의 막 두께를 일정하게 유지함으로써, 기입은 종래예와 동일하게 일정하게 유지할 수 있고, 기입 속도는 저하시키지 않도록 할 수 있다. 따라서, 기입 임계치와 소거 임계치와의 차를 충분히 확보할 수 있어, 데이터의 신뢰성을 보다 향상시킬 수 있다.
(2) 종래예와 동등한 제1 절연층의 막 두께를 이용한 경우에도, 종래예와 같은 소거 임계치를 실현하는데 있어서, 보다 소거 시의 게이트 전압의 절대치를 상승시킬 수 있어, 소거 시간을 단축할 수 있다. 이 때, 제1 절연층의 막 두께는 일정하기 때문에, 제1 절연층을 통해 누설되는 전하량은 증가하지 않고, 전자의 보존 특성은 종래예와 동일하게 유지할 수 있다. 동시에, 게이트 전극으로서 p형의 불순물을 포함하는 폴리실리콘을 이용하고 있기 때문에, 종래예의 n형의 불순물을 포함하는 폴리실리콘을 이용한 경우에 비하여, 기입 시에 게이트의 공핍화가 생기지 않고, 저전압으로 고속으로 기입할 수 있다.
(3) 소스, 드레인 영역 상에서 전하 축적막이 일부 제거되어 있는 구조를 갖기 때문에, 이 제거된 영역 상에서는 전하 축적이 생기기 어렵게 된다. 따라서, 전하 축적막을 형성하는 경우의, 예를 들면, 프로세스 과정이나 소스, 드레인 영역의 전압을 변화시킨 경우에 생기는 전하 축적량의 변화를 방지할 수 있고, 소스, 드레인 영역의 저항을 보다 일정하게 유지할 수 있다.
(4) 소스 영역, p형 반도체 영역(채널 영역) 및 드레인 영역이 형성되는 방향과 직교하는 방향에 게이트 전극을 배치 형성할 수 있다. 따라서, 후술하는 바와 같이 인접하는 메모리 셀의 소스 영역 및 드레인 영역을 직렬 접속하는 구조, 예를 들면 NAND형 어레이 구조를 형성하는 데 적합하다.
물론, 도 7의 제1 실시예의 변형예에 도시한 바와 같이, 게이트 전극(5)을 형성하고, 그 위에 도전층(12), 금속 보강층(6)을 형성함으로써, 소스 영역(9), 반도체 영역(1)(채널 영역) 및 드레인 영역(10)이 형성되는 방향과 동일 방향에, 게이트 전극(5)과 접속된 제어선을 형성할 수도 있다. 이러한 구조에 의해, AND 어레이 구조나 가상 접지 어레이(Virtual Ground Array) 구조를 형성할 수도 있다. 여기서, 도전층(12)은 예를 들면 붕소가 1×1019㎝-3∼1×1021㎝-3의 범위에서 첨가되고, 10∼500 ㎚의 두께로 형성된 폴리실리콘층이고, 참조 부호(13)는 실리콘 산화막 또는 실리콘 질화막으로 이루어지는 절연막이다. 상기 절연막(13)은 예를 들면, 소스, 드레인 영역(9, 10)의 형성 후에, 인접하는 게이트 전극 사이에서 매립하여 형성함으로써 작성할 수 있다.
〈제2 실시예〉
도 8은 본 발명의 제2 실시예의 MONOS 메모리 셀의 소자 구조를 도시하는 단면도이다. 본 실시예의 MONOS 메모리 셀은 제1 실시예의 MONOS 메모리 셀에 대하여, 소스 영역(9), 반도체 영역(1)(채널 영역) 및 드레인 영역(10)이 형성되는 방향과 동일 방향에, 폴리실리콘층으로 이루어지는 게이트 전극(5)과 접속된 금속 보강층(6)으로 이루어지는 제어선이 연장 형성되는 경우를 나타낸 것이다. 또, 도 1과 대응하는 개소에는 도 1과 동일 부호를 붙이고, 중복 설명은 생략한다.
본 실시예의 MONOS 메모리 셀에서는, 예를 들면 실리콘 산화막으로 이루어지는 소자 분리 절연막(14)이 소스, 드레인 영역(9, 10) 상에 자기 정합적으로 형성되어 있는 점이 도 1의 것과 다르다.
본 실시예에서도, 종래예에 비하여, 제2 절연층(4)의 막 두께 tox2를 5 ㎚보다 크게 한 점과, 게이트 전극(5)을 p형 반도체로 구성한 점이 다르다.
도 8에서, 예를 들면, 붕소 또는 인듐 등의 불순물을 1014㎝-3내지 1019㎝-3사이의 농도로 포함하는 p형 반도체 영역(1)에, 예를 들면, 0.5∼10 ㎚의 막 두께의 실리콘 산화막 또는 옥시나이트라이드막으로 이루어지는 제1 절연층(2)이 형성되어 있다. 여기서 제1 절연층(2)의 평면부의 두께를 tox1, 실리콘 산화막에 대한 비유전률을 εox1로 한다.
제1 절연층(2)은 예를 들면, 스트라이프 형상으로 가공되고, 그 양측에는 예를 들면 실리콘 산화막으로 이루어지는 소자 분리 절연막(14)이 두께 0.05∼0.5㎛의 범위에서 형성되어 있다. 또한, 제1 절연층(2)의 상부와, 소자 분리 절연막(14)의 상부의 일부에는 예를 들면 실리콘 질화막으로 이루어지는 전하 축적층(3)이 3∼50 ㎚의 두께로 형성되어 있다. 이 전하 축적층(3)의 제1 절연층 상의 평면부의 두께를 tN, 실리콘 산화막에 대한 비유전률을 εN으로 한다.
이러한 형상은 제1 절연층(2)을 반도체 영역(1) 상에 전면 형성하고, 또한 전하 축적층(3)을 전면 퇴적하여, 전하 축적층(3)을 패터닝한 후, 산화 분위기에의해, 반도체 영역(1)을 산화함으로써 얻을 수 있다.
또한, 소자 분리 절연막(14)의 하방의 반도체 영역(1) 상에는 예를 들면 인이나 비소, 안티몬을 표면 농도가 1017㎝-3∼1021㎝-3이 되도록, 깊이 10∼500 ㎚ 사이에서 확산 또는 이온 주입하여 형성된 소스 영역(9) 및 드레인 영역(10)이 형성되어 있다. 이들 소스 영역(9) 및 드레인 영역(10)은 패터닝한 전하 축적층(3)을 마스크로 이용함으로써 소자 분리 절연막(14)과 자기 정합으로 형성할 수 있다.
또한, 예를 들면, 두께 5 ㎚보다 크고, 30 ㎚ 이하의 두께로 실리콘 산화막 또는 옥시나이트라이드막으로 이루어지는 블록 절연막(제2 절연막)(4)을 통해, 불순물로서 예를 들면 붕소가 1×1019㎝-3∼1×1021㎝-3의 범위에서 첨가된 폴리실리콘층으로 이루어지는 게이트 전극(5)이 10∼500 ㎚의 두께로 형성되어 있다. 여기서, 게이트 전극(5)의 붕소 농도를 1×1020㎝-3이하로 하는 것이, 실리콘 산화막 중의 붕소의 이상 확산을 방지하고, 동시에 형성되는 p형의 MOS 전계 트랜지스터의 임계치를 안정적으로 형성하는 데 바람직하다. 또한, 게이트 전극(5)의 붕소 농도를 1×1019㎝-3이상으로 하는 것이, 게이트 전극의 공핍화에 의해, ONO 적층막에 걸리는 전계가 작아져, 소거 시간이 증대하는 것을 방지하는 데 바람직하다.
여기서 제2 절연층(4)의 평면부의 두께를 tox2, 실리콘 산화막에 대한 비유전률을 εox2로 한다.
본 실시예의 MONOS 메모리 셀이 종래예에 비하여 특징적인 것은 게이트전극(5)이 p형이고, 제2 절연층(4)의 두께 tox2가 5 ㎚보다 큰 것이다. 소거 임계치의 포화를 방지하기 위해서는 소거 시에 제2 절연층(4)을 터널하는 전류를 작게 하는 것이 바람직하다. 여기서, tox2를 5 ㎚보다 크게 하면, 소거 시에 제2 절연층(4)에 전계가 인가된 경우, 다이렉트 터널 전류가 아니고 Fowler-Nordheim(FN) 전류가 흘러, 제2 절연층(4)에 흐르는 전류를 보다 작게 유지할 수 있다.
또한, 제1 절연층(2)에 실리콘 산화막 또는 실리콘 산질화막을 이용한 경우에는 정공에 대한 배리어 높이가 전자에 대한 배리어 높이보다 1 eV 이상 높아, 보다 박막화하지 않으면 터널 현상이 생기지 않아, 적어도 3.2 ㎚ 이하로 박막화하지 않으면 소거에 충분한 정공의 터널 전류는 얻어지지 않는다. 따라서, 반도체 영역(1)으로부터 다이렉트 터널 현상을 이용하여 정공을 전하 축적층(3)에 주입하기 위해서는 tox1을 3.2 ㎚ 이하로 하는 것이 보다 바람직하다. 이것으로부터, tox2를 tox1+1.8 ㎚보다 크게 하는 것이 바람직하다. 제2 절연층(4)은 예를 들면, TEOS나 HTO 등 퇴적 실리콘 산화막을 이용해도 되고, 또는 전하 축적층(3)을 산화함으로써 얻어지는 실리콘 산화막 또는 실리콘 산질화막을 이용해도 된다.
또한, 게이트 전극(5) 상에, 예를 들면 WSi(텅스텐 실리사이드), NiSi, MoSi, TiSi, CoSi, W, Al 중 어느 하나로 이루어지는 금속 보강층(6)을 10∼500 ㎚의 두께로 형성해도 된다. 이 금속 보강층(6)은 복수의 게이트 전극(5)을 저저항으로 접속하는 게이트 배선을 구성한다.
또한, 금속 보강층(6)의 상부에는 예를 들면, 실리콘 질화막이나 실리콘 산화막으로 이루어지는 절연막(7)이 5∼500 ㎚의 두께로 형성된다.
또, 본 실시예에서도, 기입 시 및 소거 시의 전계의 변동에 의한 임계치의 확대를 방지하기 위해서, 반도체 영역(1)과 소스 영역(9)과의 경계로부터 반도체 영역(1)과 드레인 영역(10)과의 경계까지는 ONO 적층막을 구성하는 제1 절연층(2), 전하 축적층(3) 및 제2 절연층(4)의 각 막 두께는 각각 균일하게 되어 있는 것이 바람직하다.
또한, p형 반도체 영역(1)과 제1 절연막(2)이 접하는 영역을 사이에 두고 n형의 소스 영역(9) 및 드레인 영역(10)이 형성되어 있다. 이들 소스 및 드레인 영역(9, 10), 전하 축적층(3) 및 게이트 전극(5)에 의해, 전하 축적층(3)에 축적된 전하량을 정보량으로 하는 MONOS형 EEPROM 메모리 셀이 형성되어 있다. 그리고, 소스 영역(9)과 드레인 영역(10)과의 간격, 즉 채널 길이는 0.5㎛ 이하 0.01㎛ 이상으로 한다.
본 실시예의 MONOS 메모리 셀에서는 도 1에 도시한 제1 실시예의 것과 마찬가지로 앞의 (1), (2), (3)의 효과 외에 이하와 같은 효과가 있다.
(4) 소스 영역(9), 반도체 영역(1)(채널 영역) 및 드레인 영역(10)이 형성되는 방향과 동일 방향에 게이트 전극(5)이 연장 형성되어 있다. 따라서, 후술하는 바와 같이 인접하는 메모리 셀의 소스 영역 및 드레인 영역을 병렬 접속하는 구조, 예를 들면, AND형 어레이 구조나 가상 접지 어레이 구조를 실현하는 데 적합하다. 또, 소자 분리 절연막(14)과 소스, 드레인 영역(9, 10) 및 전하 축적층(3)을 자기 정합적으로 형성할 수 있기 때문에, 이들의 층간에서의 오정렬의 여유를 확보할 필요가 없어, 보다 고밀도의 메모리 셀을 실현할 수 있다.
〈제2 실시예의 변형예〉
도 9는 제2 실시예의 변형예에 따른 MONOS 메모리 셀의 소자 단면 구조를 도시하고 있다. 본 변형예의 소자 구조는 기본적으로는 제2 실시예와 동일하지만, 제2 실시예에 비하여 소자 분리 절연막(14)이 형성되어 있지 않아, 소자 분리되어 있지 않은 점이 다르다.
본 변형예의 MONOS 메모리 셀은 예를 들면, p형 반도체 영역(1) 상에 소스, 드레인 영역(9, 10)을 이온 주입에 의해 형성하고, 제1 절연층(2), 전하 축적층(3) 및 제2 절연층(4)으로 이루어지는 게이트 절연막을 반도체 영역(1) 상에 형성하고, 게이트 전극(5)을 형성하기 위한 폴리실리콘 및 금속 보강층(6)을 전면 퇴적한 후, 게이트 절연막, 폴리실리콘 및 금속 보강층(6)을 패터닝함으로써 형성할 수 있다. 각층 및 막의 막 두께 조건에 대해서는 제2 실시예에서 설명한 것과 동일한 조건을 이용하면 되므로, 생략한다.
본 변형예에서는 제1, 제2 실시예에 있어서의 (1), (2)의 효과 외에 다음과 같은 효과를 얻을 수 있다.
(5) 소스 영역(9), 반도체 영역(1)(채널 영역) 및 드레인 영역(10)이 형성되는 방향과 동일 방향에 게이트 전극(5)이 연장하고 형성되어 있다. 따라서, 후술하는 바와 같이 인접하는 메모리 셀의 소스 영역 및 드레인 영역을 병렬 접속하는 구조, 예를 들면, AND형 어레이 구조나 가상 접지 어레이 구조를 실현하는 데 적합하다. 또, 반도체 영역(1) 및 드레인 영역(10)이 형성되는 방향에 소자 분리 절연막이 형성되어 있지 않기 때문에, 제1 절연층(2), 전하 축적층(3) 및 제2절연층(4)의 두께가 소자 분리 절연막 형성 단에서 변화하지 않아, 보다 균일한 두께로 메모리 셀이 실현될 수 있다. 따라서, 기입 및 소거의 임계치 분포도 보다 작게 할 수 있다.
이상 설명한 본 발명의 제2 실시예 및 그 변형예에 따른 MONOS 메모리 셀에서는 제1 실시예의 것과 동일한 전압 관계로 소거 동작을 행할 수 있어, 소거에 있어서 제1 실시예와 마찬가지의 효과를 갖는 것은 분명하다.
〈제3 실시예〉
상기 제1 및 제2 실시예에서는 메모리 셀의 게이트 전극으로서 p형 반도체 전극(p형 불순물을 포함하는 폴리실리콘)을 이용하여 고속으로 소거 가능한 MONOS 메모리 셀에 대하여 설명하였다.
본 실시예에서는 제1 및 제2 실시예에서 설명한 p형 반도체 전극을 이용한 MONOS 메모리 셀과 함께 n형 MISFET 및 p형 MISFET으로 이루어지는 표면 채널형의 주변 트랜지스터가 동일 기판 상에 형성된 반도체 기억 장치에 대하여 설명한다.
도 10은 제3 실시예의 반도체 기억 장치의 소자 단면 구조를 도시하고 있다. 또, 도 10에서, 앞의 제1 및 제2 실시예와 대응하는 개소에는 동일한 부호를 붙이고, 그 자세한 설명은 생략한다.
도 10에 도시한 반도체 기억 장치에는 얕은 n형 소스, 드레인 영역을 갖는 p형 게이트 MONOS로 이루어지는 복수의 메모리 셀(21)과, 이보다 깊은 소스, 드레인 영역을 갖은 n형 게이트를 갖은 표면 채널형 n형 MISFET(22)와, 메모리 셀 영역보다도 깊은 소스, 드레인 영역을 갖은 p형 게이트를 갖은 표면 채널형 p형MISFET(23)가 동일 기판 상에 집적되어 있다. 여기서, 메모리 셀(21)은 두 개 인접한 상태로 형성되어 있는 경우를 보이고 있다. 이것은 복수의 메모리 셀을 직렬 접속한 NAND형 어레이 구조의 메모리를 상정하고 있고, 메모리 셀(21)은 두개만이 아니고, 복수이어도 무방하다. 또, 참조 부호(60)는 각 게이트 전극 및 소스, 드레인 영역 상에 형성된 살리사이드이다.
도 10의 복수의 각 메모리 셀(21)은 각각, 앞의 제1 및 제2 실시예 등에서 설명한 바와 같이 제2 절연층의 두께가 5 ㎚보다 크게 되고, 또한 게이트 전극이 p형 불순물을 포함하는 반도체로 구성되어 있다.
다음으로, 도 10에 도시한 반도체 기억 장치의 제조 방법을 도 11의 (a)∼ 도 11의 (g)를 참조하여 설명한다.
우선, 도 11의 (a)에 도시한 바와 같이, 불순물로서 붕소를 1×1014㎝-3내지 1019㎝-3의 농도로 사전에 포함하는 도시하지 않은 p형의 실리콘 기판 상에 레지스트를 도포하고, 리소그래피를 행하여, 예를 들면 인 또는 비소, 안티몬 등의 이온을, 예를 들면 30∼1000 Kev의 가속 에너지, 1×1011∼1×1015㎝-2의 도우즈량으로 주입하고, 주변 p형 MlSFET 영역에 n형 웰(31)을 형성한다. 또한, 마찬가지로, p형의 실리콘 기판에 붕소 또는 인듐으로 이루어지는 이온을, 예를 들면 붕소를 사용하는 경우에는 100∼1000 KeV의 가속 에너지, 1×1011∼1×1015㎝-2의 도우즈량으로 주입하여, 메모리 셀 영역에 p형 웰(32)을, 주변 n형 MISFET 영역에는 p형웰(33)을 각각 형성한다. 메모리 셀 영역에 형성된 p형 웰(32)은 제1 및 제2 실시예에서의 p형 반도체 영역(1)에 대응한다.
또한, 레지스트를 도포한 후, 리소그래피를 행하여, 메모리 셀 영역 및 주변 n형 MISFET 영역에 채널 이온을 주입한다. 이 때, 불순물로서 붕소를 이용하는 경우에는 3∼50 KeV, 인듐의 경우에는 30∼300 KeV의 가속 에너지로, 1×1011∼1×1014㎝-2의 도우즈량으로 주입한다.
이 후, 예를 들면, 리소그래피를 행하여, 인 또는 비소를 3∼50 KeV의 가속 에너지, 1×1011∼1×1014㎝-2의 도우즈량으로 주입하여, 주변 p형 MlSFET 영역에 형성되는 트랜지스터의 임계치를 설정해도 된다.
계속해서, p형 웰(32) 상에 메모리 셀 트랜지스터의 터널 절연막이 되는 실리콘 산화막 또는 옥시나이트라이드막(2A)을 0.5∼10 ㎚의 두께로 전면에 형성하고, 그 후, 3∼50 ㎚의 두께의 실리콘 질화막(3A)을 형성하고, 다시 그 위에 5 ㎚보다 두껍게 30 ㎚ 이하의 두께의 실리콘 산화막 또는 옥시나이트라이드막(4A)을 퇴적한다.
또한, 메모리 셀 영역 위를 레지스트로 덮어, 실리콘 산화막 또는 옥시나이트라이드막(2A), 실리콘 질화막(3A) 및 실리콘 산화막 또는 옥시나이트라이드막(4A)이 메모리 셀 영역 상에 남도록 선택적으로 제거한 후, 주변 트랜지스터의 게이트 절연막이 되는 실리콘 산화막 또는 옥시나이트라이드막(34)을 0.5∼20 ㎚의 두께로 형성한다. 이들의 공정의 전후에,예를 들면, 실리콘 산화막으로 이루어지는 소자 분리 영역(35)을 주변 n형 MISFET 영역과 주변 p형 MISFET 영역에 형성한다. 이들 소자 분리 영역(35)의 깊이는 예를 들면 0.05∼0.5 ㎛의 깊이로 한다.
또한, 예를 들면, 비정질 실리콘막 또는 다결정 실리콘막(5A)을 두께 10∼500 ㎚로 전면에 퇴적한다. 이 실리콘막(5A)은 의도적으로 n형 또는 p형 불순물 첨가를 하지 않은 막인 것이, 이 후에 n형 및 p형의 불순물을 첨가하여 양(兩)극성의 게이트 전극을 형성하는 데 바람직하다. 다음으로, 마스크재가 되는 실리콘 산화막 또는 질화막(7)을 두께 10∼500 ㎚로 전면 퇴적한다. 이 후, 리소그래피와 이방성 에칭을 행하여, 실리콘막(5A)을 수직 가공하여, 실리콘 산화막 또는 옥시나이트라이드막(34) 및 실리콘 산화막 또는 옥시나이트라이드막(4A)에서 에칭을 정지함으로써, 도 11의 (a)의 형상을 얻는다.
이 때, 게이트 측벽 가공의 에칭을 실리콘 산화막 또는 옥시나이트라이드막(4A)에서 정지하는 것은 전하 축적층이 되는 실리콘 질화막(3A)에의 가공 손상을 작게 하는 데 바람직하다. 특히, 메모리 셀의 게이트 절연막을 구성하는 제2 절연막(실리콘 산화막 또는 옥시나이트라이드막(4A))의 막 두께가 5 ㎚보다 두꺼운 구조에서는 종래예보다 용이하게 에칭을 정지시킬 수 있다.
이 후, 반도체 기판의 표면 결함을 감소시키기 위해서, 산화 분위기속에서 어닐링함으로써, 예를 들면, 두께 2∼300 ㎚의 실리콘 산화막을 측벽 절연막(8)으로서 형성한다. 이 산화 공정에 부가하여, 예를 들면 TEOS나 HTO로 이루어지는 실리콘 산화막이나 실리콘 질화막을 측벽 절연막(8)으로서 퇴적해도 된다. 이 후,이 측벽 절연막(8)을 마스크로 하여, 실리콘 산화막 또는 옥시나이트라이드막(2A), 실리콘 질화막(3A) 및 실리콘 산화막 또는 옥시나이트라이드막(4A)를 선택적으로 제거하여, 메모리 셀 트랜지스터에 제1 절연층(2), 전하 축적층(3) 및 제1 절연층(4)을 형성함으로써 도 11의 (b)에 도시한 바와 같은 구조가 형성된다.
또한, 주변 n형 MISFET 영역 및 주변 p형 MISFET 영역에서는 비정질 실리콘막 또는 다결정 실리콘막(5A)에 의해 주변 트랜지스터의 게이트 전극(5B)이 형성된다.
또한, 레지스트(36)를 도포하고, 적어도 주변 p형 MISFET 영역을 덮도록 리소그래피에 의해 패터닝을 행한다. 이 후, 인 또는 비소 이온을 예를 들면, 1 eV∼50 KeV의 가속 에너지, 1×1013∼1×1014㎝-2의 도우즈량으로 주입을 행하여, 메모리 셀 영역 및 주변 n형 MISFET 영역에 n형의 소스, 드레인 영역(9)(또는 10)을 각각 형성한다. 이 경우, 후술하는 p형의 소스, 드레인 영역을 형성할 때의 이온 주입량보다, 이온 주입량을 작게 하면, 이 레지스트 도포의 프로세스는 불필요하고, 전면에 이온 주입해도 된다. 이 경우의 가속 에너지 및 도우즈량은 후에 형성하는 n형의 소스, 드레인 영역을 형성하는 경우보다 작은 값으로 하는 것이 메모리 셀의 접합, 확산 깊이를 얕게 하여, 단 채널 효과를 방지하는 데 바람직하다. 이와 같이 하여, 도 11의 (c)의 구조가 형성된다.
또한, 레지스트(37)를 도포하여, 메모리 셀 영역과 주변 p형 MISFET 영역을 덮도록 리소그래피에 의해 패터닝을 행한 후, 주변 n형 MISFET 영역의 p형 웰(33)에 인 또는 비소 이온을 주입하여 n형의 소스, 드레인 영역(9)(또는 10)보다 깊은 n형의 소스, 드레인 영역(38)을 주변 n형 MISFET 영역에 형성하여, 소위 LDD 구조 또는 익스텐션 영역을 작성해도 된다. 이 후, 인 또는 비소 이온을 예를 들면, 5 eV∼50 KeV의 가속 에너지, 2×1013∼1×1015㎝-2의 도우즈량으로 주입을 행하여, n형의 소스, 드레인 영역(38)을 형성한다. 이 소스, 드레인 영역(38)을 형성할 때의 도우즈량은 소스, 드레인 영역(9)(또는 10)을 형성하는 경우보다 큰 값으로 하는 것이, 주변 트랜지스터의 소스, 드레인 저항을 내려, 전류 구동 능력을 증가시키는 데 바람직하다. 또한, 후술하는 n형의 소스, 드레인 영역(43)보다 작은 값으로 하는 것이, 주변 트랜지스터의 단채널 효과를 방지하는 데 바람직하다. 이와 같이 하여 도 11의 (d)와 같은 형상을 얻는다.
또한, 레지스트(39)를 도포하고, 메모리 셀 영역과 n형 MISFET 영역을 덮도록 리소그래피에 의해 패터닝을 행하여, 소위 LDD 또는 익스텐션 영역을 작성해도 된다. 이 후, 붕소 또는 BF2이온을 예를 들면, 5 eV∼50 KeV의 가속 에너지, 2×1013∼1×1015㎝-2의 도우즈량으로 주입을 행하여, p형의 소스, 드레인 영역(40)을 형성한다. 이 때의 도우즈량은 후술하는 p형의 소스, 드레인 영역(45)을 형성하는 경우보다 작은 값으로 하는 것이, 주변 트랜지스터의 단채널 효과를 방지하는 데 바람직하다. 이와 같이 하여 도 11의 (e)의 형상을 얻는다.
이 후, 예를 들면, 실리콘 산화막 또는 실리콘 질화막을 인접하는 메모리 셀의 측벽 절연막의 간격의 반 이상의 두께, 예를 들면, 30∼200 ㎚의 범위의 두께로퇴적한 후, 이방성 에칭을 행함으로써, 측벽 절연막(41)을 형성한다. 이 절연막(41)은 메모리 셀 사이에서는 게이트 전극(5)의 높이까지 도달하도록 잔류되고, 이후의 주변 트랜지스터에의 이온 주입 시에 불순물 이온이 주입되지 않도록 하는 보호막이 된다. 또한, 얕은 소스, 드레인 영역인 LDD 또는 익스텐션부보다 깊은 후술하는 소스, 드레인 영역(43, 45)이 게이트 전극(5)에 접근하지 않도록 하기 위한 측벽이 된다. 이 측벽 절연막(41)을 형성하는 공정의 전후에, 게이트 전극(5) 상에 형성된 절연막(7)을 제거한다.
또한, 레지스트(42)를 도포하고, 메모리 셀 영역과 p형 MlSFET 영역을 덮도록 리소그래피에 의해 패터닝을 행한다. 이 후, 인 또는 비소 이온을 예를 들면, 1 eV 내지 50 KeV의 범위의 에너지로 1×1014㎝-2∼1×1016㎝-2의 범위의 도우즈량으로 주입을 행하여, n형의 소스, 드레인 영역(43)을 형성한다. 동시에, n형 MISFET 영역의 게이트 전극(5B)에 n형 불순물을 첨가하여, n형 게이트 전극으로 할 수 있다. 이와 같이 하여 도 11의 (f)의 형상을 얻는다.
또한, 레지스트(44)를 도포하고, n형 MlSFET 영역을 덮도록 리소그래피에 의해 패터닝을 행한다. 이 후, 붕소 또는 BF2 이온을 예를 들면, 1 eV 내지 50 KeV의 범위의 가속 에너지로 1×1014㎝-2∼1×1016㎝-2의 범위의 도우즈량으로 주입을 행하여, p형의 소스, 드레인 영역(45)을 형성한다. 이 때, 주입 이온이 메모리 셀 영역의 p형 웰(32)에 도달하지 않도록 주입 에너지를 선택한다. 이 공정에서, 동시에, 메모리 셀 영역과 p형 MISFET 영역의 게이트 전극(5B)에 p형 불순물을 첨가하여, p형 게이트 전극을 형성할 수 있다. 이와 같이 하여 도 11의 (g)의 형상을 얻는다. 이 때, 주입 이온으로서 BF2보다 붕소를 이용하는 편이 n형 웰(31)에 대하여, 게이트 전극(5B)에 첨가한 붕소가 스며 나오는 현상이 억제되어, 바람직하다.
또한, 예를 들면, Ti, Co, Ni, Pd 등의 실리사이드를 작성하는 금속을 예를 들면, 1∼40 ㎚까지의 범위 내에서 전면에 퇴적한 후, 400∼1000 ℃의 범위의 열 공정을 가하여, 실리사이드를 형성한 후, 예를 들면, 황산과 과산화수소 용액으로 이루어지는 에칭에 의해 잔류 금속을 선택적으로 에칭하여, 도 10에 도시한 바와 같이, 소위 살리사이드(60)를 형성한다.
본 실시예에서는 제1 실시예의 효과 외에 다음과 같은 효과가 있다.
(6) 얕은 n형의 소스, 드레인 영역을 가진 p형 게이트 전극의 MONOS 메모리 셀과, 이것보다 깊은 소스, 드레인 영역을 가진 n형 게이트 전극을 가진 n형 MISFET 및 p형 게이트 전극을 가진 p형 MISFET을 동일 기판 위에 동시에 집적하고 있다. 따라서, 표면 채널형의 p형 MISFET 및 n형 MISFET을 메모리 셀과 동시에 작성할 수 있어, 단채널 효과가 우수하고, 전류 구동 능력이 높고, 보다 임계치가 낮은 트랜지스터를 작성할 수 있다. 이 결과, p형 MISFET의 점유 면적을 축소시킬 수 있어, 전원 전압을 낮게 해도 동작하는 메모리 셀 및 주변 회로를 실현할 수 있다.
(7) n형 게이트 전극을 갖은 n형 MISFET 및 p형 게이트 전극을 갖은 p형 MlSFET의 소스, 드레인 영역의 확산 깊이를, MONOS 메모리 셀의 소스, 드레인 영역의 확산 깊이보다 깊게 독립적으로 제어할 수 있어, 소스, 드레인 영역의 층 저항을 삭감하면서, 메모리 셀에서는 보다 단채널 효과를 억제할 수 있다.
(8) 주변 트랜지스터와 메모리 셀의 게이트 전극을 동일 프로세스로 가공할 수 있다. 따라서, 주변 트랜지스터와 메모리 셀과의 게이트 형성 시의 오정렬이 없고, 보다 고밀도의 메모리 셀을 실현할 수 있다. 또한, 얕은 n형의 소스, 드레인 영역을 갖은 p형 게이트 MONOS 메모리 셀과, p형 게이트 전극을 갖은 p형 MISFET의 게이트 전극에 대한 이온 주입을 동일한 공정으로 행하고 있기 때문에, 별도의 공정으로 행한 경우보다 공정 수의 증가를 막을 수 있다. 또한, 예를 들면, 게이트 전극의 p형 불순물 농도를 2×1019㎝-3보다 높고 1×1020㎝-3보다 낮게 함으로써, P형 게이트를 갖은 p형 MISFET의 게이트에 첨가한 p형 불순물이 실리콘 산화막 속에서 이상 확산을 일으키지 않고, 실리콘 산화막의 품질을 유지하고, MOSFET가 형성되는 웰 영역으로 p형 불순물이 스며 나오는 문제를 방지할 수 있다. 따라서, p형 불순물의 유출량에 의해 p형 MISFET의 임계치 변동이 증대하는 현상을 방지할 수 있다.
(9) 주변 트랜지스터의 깊은 소스, 드레인 영역과 게이트 전극의 이온 주입을 동일 공정으로 행하고 있기 때문에, 별도의 공정으로 행한 경우보다 공정의 증가를 방지할 수 있다.
(10) 도 10에서는 MONOS 메모리 셀에 절연막(41)이 형성되어 있기 때문에, 메모리 셀의 게이트 전극에 p형의 불순물을 첨가하는 공정에서, 메모리 셀의 소스,드레인 영역에 p형 불순물이 들어가지 않도록 할 수 있다. 따라서, 얇은 n형의 소스, 드레인 영역과, 게이트 공핍화를 방지하는 데 필요한 높은 p형 불순물 농도의 게이트 전극의 양방을 메모리 셀로 실현할 수 있고, 보다 단채널 효과에 강하고, 전류 구동력이 큰 메모리 셀을 실현할 수 있다. 또한, MONOS 메모리 셀의 게이트 전극 상에 선택적으로 실리사이드를 작성할 때에, 메모리 셀의 얕은 소스, 드레인 영역 상에는 실리사이드가 형성되지 않기 때문에, 게이트 저항을 저감함과 함께, 얕은 소스, 드레인 영역에서의 실리사이드에 기인하는 누설 전류의 발생을 막을 수 있다.
동시에, 주변 트랜지스터에서는 깊은 소스, 드레인 영역 상에 선택적으로 실리사이드를 형성할 수 있기 때문에, 누설 전류가 적어 저저항의 소스, 드레인 영역을 형성할 수 있다.
〈제3 실시예의 변형예〉
다음으로, 도 12의 (a)∼도 12의 (i)를 이용하여 제3 실시예의 변형예를 설명한다. 본 변형예에서는 소스, 드레인 영역 형성전에, 게이트 전극에 불순물 첨가가 사전에 이루어져 있는 점이 제3 실시예와 다르다.
우선, 비정질 실리콘막 또는 다결정 실리콘막(5A)을 두께 10∼500 ㎚로 전면에 퇴적하기까지의 공정은 제3 실시예와 동일하다. 이 실리콘막(5A)는 의도적으로 n형 또는 p형의 불순물을 첨가하지 않은 막인 것이, 후의 공정에서 n형 및 p형의 불순물을 첨가하여, 양극성의 게이트 전극을 형성하는 데 바람직하다.
이 후, 레지스트(46)를 도포하고, n형 MISFET 영역을 덮도록 리소그래피에의해 패터닝을 행한다. 이 후, 붕소 이온 또는 BF2이온을 예를 들면, 1 eV∼50 KeV의 범위의 가속 에너지로, 1×1014㎝-2∼1×1016㎝-2의 범위의 도우즈량으로 주입을 행하여, 실리콘막(5A)의 메모리 셀의 게이트 전극의 부분 및 p형 MISFET의 게이트 전극의 부분에 대하여 p형 불순물의 첨가를 행한다. 또, 불순물 이온의 게이트 절연막(34)의 통과를 방지하기 위해서는 BF2이온보다 붕소 이온을 이용하는 편이 바람직하다. 이 때, 이온이 실리콘 산화막 또는 옥시나이트라이드막(2A), 실리콘 질화막(3A) 및 실리콘 산화막 또는 옥시나이트라이드막(4A)으로 이루어지는 적층 구조를 통과하여 p형 웰(32)에 p형 불순물이 도달하지 않도록, 가속 에너지를 조정한다. 이와 같이 하여 도 12의 (a)의 형상을 얻는다.
또한, 레지스트(47)를 도포하고, 메모리 셀 영역과 p형 MISFET 영역을 덮도록 리소그래피에 의해 패터닝을 행한다. 이 후, 인 또는 비소 이온을 예를 들면, 1 eV∼50 KeV의 범위의 가속 에너지로 1×1014㎝-2∼1×1016㎝-2의 범위의 도우즈량으로 주입을 행하여, 실리콘막(5A)의 n형 MISFET의 게이트 전극의 부분에 대하여 n형 불순물의 첨가를 행한다. 이와 같이 하여 도 12의 (b)의 형상을 얻는다.
계속해서, 예를 들면, NiSi, MoSi, TiSi, CoSi, W, Al 등으로 이루어지는 게이트 전극의 금속 보강층(6)이 되는 금속막을 10∼500 ㎚의 두께로 퇴적한다. 또한, 마스크재가 되는 실리콘 산화막 또는 질화막(7)을 두께 10∼500 ㎚로 전면에 퇴적한다. 이 후, 리소그래피와 이방성 에칭을 행하여, 실리콘막(5A)을 수직으로가공하여, 실리콘 산화막(34) 및 실리콘 산화막 또는 옥시나이트라이드막(4A)에서 에칭을 정지시킴으로써, 도 12의 (c)의 형상을 얻는다. 이 때, 게이트 측벽 가공의 에칭을 실리콘 산화막 또는 옥시나이트라이드막(4A)에서 정지시킴으로써, 전하 축적층이 되는 실리콘 질화막(3A)에의 가공 손상을 작게 하는 데 바람직하고, 특히 실리콘 산화막 또는 옥시나이트라이드막(4A)의 막 두께 tox2가 5 ㎚보다 두꺼운 구조에서는 종래예보다 용이하게 에칭을 정지시킬 수 있다.
또한, 반도체 기판의 표면 결함을 감소시키기 위해서, 산화 분위기 속에서 어닐링함으로써, 예를 들면, 두께 2∼300 ㎚의 실리콘 산화막을 측벽 절연막(8)으로서 형성한다. 이 산화 공정에 부가하여, 예를 들면 TEOS나 HTO로 이루어지는 실리콘 산화막이나 실리콘 질화막을 측벽 절연막(8)으로서 퇴적해도 된다. 이 후, 이 측벽 절연막(8)을 마스크로 하여, 실리콘 산화막 또는 옥시나이트라이드막(2A), 실리콘 질화막(3A) 및 실리콘 산화막 또는 옥시나이트라이드막(4A)을 선택적으로 제거하여 제1 절연층(2), 전하 축적층(3) 및 제2 절연층(4)을 형성함으로써, 도 12의 (d)의 구조가 형성된다.
또한, 인 이온 또는 비소 이온을 예를 들면, 1 eV∼50 KeV의 범위의 가속 에너지로, 1×1013㎝-2∼1×1014㎝-2의 범위의 도우즈량으로 주입을 행하여, n형의 소스, 드레인 영역(9)(또는 10)을 형성한다. 여기서, 이 이온 주입량은 후에 설명하는 p형 확산층(50)을 형성하는 경우의 이온 주입량보다 작게 하여, p형 MISFET의 소스, 드레인 영역을 형성하는 이온 주입에 의해서, p형의 소스, 드레인 영역이 확실하게 형성되도록 한다. 이 도우즈량 및 가속 에너지는 후에 형성하는 n형의 소스, 드레인 영역(38, 43)을 형성하는 경우보다 작은 값으로 하는 것이, 메모리 셀의 접합 깊이를 얕게 하여, 단채널 효과를 방지하는 데 바람직하다. 이와 같이 하여, 도 12의 (e)의 구조가 형성된다.
다음으로, 레지스트(48)를 도포하고, 메모리 셀 영역과 p형 MISFET 영역을 덮도록 리소그래피에 의해 패터닝을 행하여, 소위 LDD 또는 익스텐션 영역을 작성해도 된다. 이 후, 인 또는 비소 이온을 예를 들면, 5 eV∼50 KeV의 범위의 가속 에너지로 2×1013㎝-2∼1×1015㎝-2의 범위의 도우즈량으로 주입을 행하여, n형의 소스, 드레인 영역(38)을 형성한다. 이 도우즈량은 n형의 소스, 드레인 영역(9)(또는 10) 을 형성할 때의 도우즈량보다 큰 값으로 하는 것이, 주변 트랜지스터의 소스, 드레인 저항을 내려, 전류 구동 능력을 증가시키는 데 바람직하다. 또한, 후술하는 n형의 소스, 드레인 영역(43)을 형성할 때의 도우즈량보다 보다 작은 값으로 하는 것이, 주변 트랜지스터의 단채널 효과를 방지하는 데 바람직하다. 이와 같이 하여 도 12의 (f)의 형상을 얻는다.
또한, 레지스트(49)를 도포하고, 메모리 셀 영역과 n형 MISFET 영역을 덮도록 리소그래피에 의해 패터닝을 행하여, 소위 LDD 또는 익스텐션 영역을 작성해도 된다. 이 후, 붕소 이온 또는 BF2이온을 예를 들면, 5 eV∼50 KeV의 범위의 가속 에너지로, 2×1013㎝-2∼1×1015㎝-2의 범위의 도우즈량으로 주입을 행하여, p형의 소스, 드레인 영역(50)을 형성한다. 이 도우즈량은 p형의 소스, 드레인 영역(45)(도 11의 (g)에 도시)보다 작은 값으로 하는 것이, 주변 트랜지스터의 단채널 효과를 방지하는 데 바람직하다. 이와 같이 하여 도 12의 (g)의 형상을 얻는다.
이 후, 예를 들면, 실리콘 산화막 또는 실리콘 질화막을 인접하는 메모리 셀의 측벽 절연막의 간격의 반 이상의 두께, 예를 들면, 30∼200 ㎚의 범위의 두께로 퇴적한 후, 이방성 에칭을 행함으로써, 측벽 절연막(41)을 형성한다. 이 절연막(41)은 메모리 셀 사이에서는 메모리 셀의 게이트 전극(5)의 높이까지 도달하도록 잔류되어, 이후의 주변 트랜지스터에 대한 이온 주입 시에, 이온이 p 웰(32)에 대하여 주입되지 않도록 하는 보호막이 된다. 또한, 얕은 소스, 드레인 접합인 LDD 또는 익스텐션부(38, 50)보다 깊은 소스, 드레인 접합인 소스, 드레인 영역(43, 45)이 게이트 전극에 접근하지 않도록 하기 위한 측벽이 된다.
또한, 레지스트(51)를 도포하고, 메모리 셀 영역과 p형 MISFET 영역을 덮도록 리소그래피에 의해 패터닝을 행한다. 이 후, 인 이온 또는 비소 이온을 예를 들면, 1 eV∼50 KeV의 범위의 가속 에너지로, 1×1014㎝-2∼1×1016㎝-2의 범위의 도우즈량으로 주입을 행하여, n형의 소스, 드레인 영역(43)을 형성한다. 이와 같이 하여 도 12의 (h)의 형상을 얻는다.
또한, 레지스트(52)를 도포하고, 메모리 셀 영역과 n형 MISFET 영역을 덮도록 리소그래피에 의해 패터닝을 행한다. 이 후, 붕소 이온 또는 BF2 이온을 예를 들면, 1 eV∼50 KeV의 범위의 가속 에너지로, 1×1014㎝-2∼1×1016㎝-2의 범위의 도우즈량으로 주입을 행하여, n형의 소스, 드레인 영역(45)을 형성한다. 이와 같이하여 도 12의 (i)의 형상을 얻는다. 이 후, 레지스트(52)를 제거하여 완성한다.
본 변형예에서는 제1 실시예에 따른 효과 및 제3 실시예에 따른 효과의 (6), (7), (8) 외에 이하와 같은 효과를 얻을 수 있다.
(11) 본 실시예의 변형예에서는 레지스트를 도포하지 않고 MONOS 메모리 셀의 소스, 드레인 영역을 형성하고 있기 때문에, 레지스트를 도포하는 경우보다 공정 수를 감소할 수 있다. 또한, 게이트 전극 가공후는 메모리 셀의 좁은 스페이스부에서의 레지스트 개구가 불필요하고, 염가인 긴 파장, 예를 들면, i 선으로 감광할 수 있는 포지티브 레지스트를 이용할 수 있다.
(12) 주변 트랜지스터와 메모리 셀 영역의 p형의 게이트 전극의 불순물 농도가 같기 때문에, 게이트 전극 가공 시의 에칭 변동이 생기기 어렵고, 제1 절연층(2), 전하 축적층(3), 제2 절연층(4) 및 측벽 절연막(8)에, 게이트 전극 가공 시에 손상도 작게 할 수 있다. 따라서, 보다 신뢰성이 높은 반도체 회로를 실현할 수 있다.
(13) 얇은 n형의 소스, 드레인 영역과, 게이트 공핍화를 방지하는 데 필요한 높은 p형 불순물 농도의 게이트 전극의 양방을 메모리 셀에서 실현할 수 있어, 보다 단채널 효과에 강하고, 전류 구동력이 큰 메모리 셀을 실현할 수 있다.
〈제4 실시예〉
본 실시예에서는 제1 실시예의 변형예에서 설명한 메모리 셀과 함께 n형 MISFET과 p형 MlSFET로 이루어지는 표면 채널형의 주변 트랜지스터가 동일 기판 위에 형성된 반도체 기억 장치에 대하여 설명한다.
도 13의 (a) 및 (b)는 제4 실시예에 따른 반도체 기억 장치의 소자 단면 구조를 도시하고 있다. 본 실시예에서는 메모리 셀 영역에 대해서는 제2 방향, 즉 메모리 셀의 소스 영역, 채널 영역 및 드레인 영역의 연장 방향과, 이 제2 방향과 교차하여, 게이트 전극을 포함하는 제1 방향에 대한 단면도를 나타내고 있다. 제1 방향에서는 게이트 전극을 공통으로 하는 두 개의 메모리 셀을 나타내고, 이 방향에서, n형의 소스, 드레인 영역(9)(또는 10)이 인접하는 메모리 셀 사이에서 형성되어 있다. 도 13에서는 도시하고 있지 않지만, 이 n형의 소스, 드레인 영역(9)(또는 10)은 제2 방향으로 연장하여 형성되고, 제2 방향에서 인접하는 메모리 셀의 소스, 드레인 영역에 병렬 접속되어 있다. 여기서, 메모리 셀은 두 개 인접한 구조를 나타내고 있지만, 물론 두 개가 아니고, 복수라도 무방하다.
도 13의 (a), (b)에 도시한 반도체 기억 장치에는, 얕은 n형의 소스, 드레인 영역을 갖는 p형 게이트 MONOS로 이루어지는 복수의 메모리 셀(21)과, 이것보다 깊은 소스, 드레인 영역을 갖은 n형 게이트를 갖은 표면 채널형의 n형 MISFET(22)와, 메모리 셀 영역보다 깊은 소스, 드레인 영역을 갖은 p형 게이트를 갖은 표면 채널형의 p형 MlSFET(23)가 동일 기판 위에 집적되어 있다.
또, 참조 부호(40')는 p형의 소스, 드레인 영역을 형성할 때에, 메모리 셀 영역에 동시에 형성되는 p형의 확산 영역이고, 참조 부호(60)는 각 게이트 전극 및 소스, 드레인 영역 상에 형성된 살리사이드이다.
다음으로, 도 13의 (a), (b)에 도시하는 반도체 기억 장치의 제조 방법을 도 14의 (a)∼도 14의 (l)을 참조하여 설명한다. 또, 메모리 셀에 대해서는 도 14의(a)∼도 14의 (e)까지는 제1 방향에 따른 단면을 보이고 있다. 도 14의 (a)∼도 14의 (d)까지는 제2 방향에 따른 단면은 도 14의 (f)와 동일하므로 생략한다. 또한, 도 14의 (f)∼도 14의 (l)까지는 메모리 셀에 대해서는 제2 방향에 따른 단면을 보이고 있다. 도 14의 (f)∼도 14의 (l)까지는 제1 방향에 따른 단면은 도 14의 (f)와 동일하므로 생략한다.
우선, 비정질 실리콘막 또는 다결정 실리콘막(5A)를 두께 10∼500 ㎚로 전면에 퇴적할 때까지는 제3 실시예와 동일하다. 이 실리콘막(5A)은 의도적으로 n형 또는 p형 불순물 첨가를 하지 않은 막인 것이, 후에 n형 및 p형의 불순물을 첨가하여, 양극성의 게이트 전극을 형성하는 데 바람직하다.
다음으로, 마스크재가 되는 실리콘 산화막 또는 질화막(7)을 두께 10∼500 ㎚로 전면에 퇴적한다. 이 후, 메모리 셀 영역에 대하여, 리소그래피와 이방성 에칭을 행하여, 실리콘막을 제2 방향을 따라 선 형상으로 수직으로 가공하여, 실리콘 산화막(34) 및 실리콘 산화막 또는 옥시나이트라이드막(4A)에서 에칭을 정지시킴으로써, 도 14의 (a)의 형상을 얻는다. 이 때, 게이트 측벽 가공의 에칭을 실리콘 산화막 또는 옥시나이트라이드막(4A)에서 정지시킴으로써, 전하 축적층(3)이 되는 실리콘 질화막(3A)에의 가공 손상을 작게 하는 데 바람직하고, 특히, 메모리 셀의 게이트 절연막을 구성하는 제2 절연막(실리콘 산화막 또는 옥시나이트라이드막(4A))의 막 두께가 5 ㎚보다 두꺼운 구조에서는 종래예보다 용이하게 에칭을 정지시킬 수 있다. 이 때, 도 14의 (a)에 도시한 바와 같이 본 실시예에서는 주변 트랜지스터에 대해서는 리소그래피 가공을 행하지 않아도 된다.
또한, 반도체 기판의 표면 결함을 감소시키기 위해서, 산화 분위기 속에서 어닐링함으로써, 예를 들면, 두께 2∼300 ㎚의 실리콘 산화막을 측벽 절연막(8)으로서 형성한다. 이 산화 공정에 부가하여, 예를 들면 TEOS나 HTO로 이루어지는 실리콘 산화막이나 실리콘 질화막을 측벽 절연막(8)으로서 퇴적해도 된다. 이 후, 이 측벽 절연막(8)을 마스크로 하여, 실리콘 산화막 또는 옥시나이트라이드막(2A), 실리콘 질화막(3A) 및 실리콘 산화막 또는 옥시나이트라이드막(4A)를 제1 방향에서 선택적으로 제거하는 것에 의해, 도 14의 (b)의 구조가 형성된다.
이 후, 인 이온 또는 비소 이온을 예를 들면, 1 eV∼50 KeV의 범위의 가속 에너지로, 1×1013∼1×1015㎝-2의 범위의 도우즈량으로 전면에 주입을 행하여, n형의 소스, 드레인 영역(9)(또는 10)을 형성한다. 이 경우, 주변 MISFET 영역에서는 실리콘막(5A)와 실리콘 산화막 또는 질화막(7)이 패터닝되어 있지 않기 때문에, 주입된 이온이 실리콘 산화막 또는 질화막(7)에 머물러, n형 웰(31) 및 p형 웰(33)에는 달하지 않기 때문에, 선택적으로 메모리 셀 영역의 소스, 드레인 영역(9)(또는 10)을 형성할 수 있다. 이 경우의 도우즈량 및 가속 에너지는 후에 형성하는 n형의 소스, 드레인 영역(38, 43)보다 작은 값으로 하는 것이, 메모리 셀의 접합 깊이를 얕게 하여, 단채널 효과를 방지하는데 바람직하다. 이와 같이 하여, 도 14의 (c)의 구조가 형성된다.
이 후, 예를 들면, 실리콘 산화막 또는 실리콘 질화막을 인접하는 메모리 셀의 측벽 절연막의 간격의 반 이상의 두께, 예를 들면, 30∼200 ㎚의 범위의 두께로퇴적한 후, 이방성 에칭을 행함으로써, 측벽 절연막(53)을 형성한다. 이 절연막(53)은 메모리 셀 사이에서는 메모리 셀의 게이트 전극의 높이까지 도달하도록 잔류되어, 이후의 주변 트랜지스터에의 이온 주입 시에, 셀 트랜지스터의 소스, 드레인 영역에 주입되지 않도록 하기 위한 보호막이 된다. 이와 같이 하여, 도 14의 (d)의 구조가 형성된다.
이 측벽 절연막(53)을 형성하는 공정의 후에, 비정질 실리콘막 또는 다결정 실리콘막(5A) 상에 형성된 절연막(7)을 제거한다. 또한, 비정질 실리콘막 또는 다결정 실리콘막(54)을 두께 10∼500 ㎚로 전면에 퇴적한다. 이 실리콘막(54)은 의도적으로 n형 또는 p형 불순물 첨가를 하지 않은 막인 것이, 후에 n형 및 p형의 불순물을 첨가하여, 양극성의 게이트 전극을 형성하는 데 바람직하다. 이와 같이 하여, 도 14의 (e) 및 도 14의 (f)의 구조가 형성된다.
계속하여, 메모리 셀 영역 및 주변 트랜지스터에 대하여, 리소그래피와 이방성 에칭을 행하여, 비정질 실리콘막 또는 다결정 실리콘막(5A) 및 비정질 실리콘막 또는 다결정 실리콘막(54)을 제1 방향에 따라서 선 형상으로 수직으로 가공하여, 실리콘 산화막(34) 및 실리콘 산화막 또는 옥시나이트라이드막(4A)에서 에칭을 정지시킴으로써, 도 14의 (g)의 형상을 얻는다. 이 때, 게이트 측벽 가공의 에칭을 실리콘 산화막 또는 옥시나이트라이드막(4A)에서 정지시킴으로써, 전하 축적층(3)이 되는 실리콘 질화막(3A)에의 가공 손상을 작게 하는 데 바람직하고, 특히, 메모리 셀의 게이트 절연막을 구성하는 제2 절연막(실리콘 산화막 또는 옥시나이트라이드막(4A))의 막 두께가 5 ㎚보다 두꺼운 구조에서는 종래예보다 용이하게 에칭을정지시킬 수 있다.
레 또한, 반도체 기판의 표면 결함을 감소시키기 위해서, 산화 분위기 속에서 어닐링함으로써, 예를 들면, 두께 2∼300 ㎚의 실리콘 산화막을 측벽 절연막(53)으로서 형성한다. 이 때, 게이트 전극 위도 산화되어, 상부 절연막(55)이 두께 2∼300 ㎚의 범위에서 형성된다. 이 산화 공정에 부가하여, 예를 들면 TEOS나 HTO로 이루어지는 실리콘 산화막이나 실리콘 질화막을 측벽 절연막(53)으로서 퇴적해도 된다. 이 후, 이 측벽 절연막(53)을 마스크로 하여, 실리콘 산화막 또는 옥시나이트라이드막(2A), 실리콘 질화막(3A) 및 실리콘 산화막 또는 옥시나이트라이드막(4A)을 선택적으로 제거하여, 메모리 셀 트랜지스터에 제1 절연층(2), 전하 축적층(3) 및 제2 절연층(4)을 형성하여, 도 14의 (h)에 도시한 바와 같은 구조가 형성된다.
또한, 레지스트(56)를 도포하고, 메모리 셀 영역과 p형 MISFET 영역을 덮도록 리소그래피에 의해 패터닝을 행하여, 소위 LDD 또는 익스텐션 영역을 작성해도 된다. 이 후, 인 이온 또는 비소 이온을 예를 들면, 5 eV∼50 KeV의 범위의 가속 에너지로, 2×1013㎝-2∼1×1015㎝-2의 범위의 도우즈량으로 주입을 행하여, n형의 소스, 드레인 영역(38)을 형성한다. 이 때의 도우즈량은 n형의 소스, 드레인 영역(9)(또는 10)을 형성하는 경우보다 큰 값으로 하는 것이, 주변 트랜지스터의 소스, 드레인 저항을 내려, 전류 구동 능력을 증가시키는 데 바람직하다. 또한, 후술하는 n형의 소스, 드레인 영역(43)을 형성하는 경우보다 작은 값으로 하는 것이, 주변 트랜지스터의 단채널 효과를 방지하는 데 바람직하다. 이와 같이 하여 도 14의 (i)의 형상을 얻는다.
또한, 레지스트(57)를 도포하고, n형 MISFET 영역만을 덮도록 리소그래피에 의해 패터닝을 행하여, 소위 LDD 또는 익스텐션 영역을 작성해도 된다. 이 후, 붕소 이온 또는 BF2 이온을 예를 들면, 5 eV∼50 KeV의 범위의 가속 에너지로, 2×1013㎝-2∼1×1015㎝-2의 범위의 도우즈량으로 주입을 행하여, p형의 소스, 드레인 영역(40) 및 확산 영역(40')을 형성한다. 이 때의 도우즈량은 후술하는 p형의 소스, 드레인 영역(45)을 형성하는 경우보다 작은 값으로 하는 것이, 주변 트랜지스터의 단채널 효과를 방지하는 데 바람직하다. 동시에, 메모리 셀 영역의 제2 방향에 따른 p형 웰(32) 위에도 p형 불순물이 주입되어, p형의 확산 영역(40')이 형성된다. 이 p형 확산 영역(40')은 메모리 셀 영역에서 인접하는 n형의 소스, 드레인 영역(9)(또는 10) 상호간의, 소위 펀치 스루 스토퍼가 된다. 이와 같이 하여 도 14의 (j)의 형상을 얻는다.
이 후, 예를 들면, 실리콘 산화막 또는 실리콘 질화막을 인접하는 메모리 셀의 측벽 절연막의 간격의 반 이상의 두께, 예를 들면, 30∼200 ㎚의 범위의 두께로 퇴적한 후, 이방성 에칭을 행함으로써, 측벽 절연막(41)을 형성한다. 이 절연막(41)은 메모리 셀 사이에서는 메모리 셀의 게이트 전극(5)의 높이까지 도달하도록 잔류되어, 이후의 주변 트랜지스터에 대한 이온 주입 시에, 이온이 주입되지 않도록 하는 보호막이 된다. 또한, 얕은 소스, 드레인 접합인 LDD 또는 익스텐션부(38, 50)보다 깊은 소스, 드레인 접합인 소스, 드레인 영역(43, 45)이 게이트 전극에 접근하지 않도록 하기 위한 측벽이 된다. 이 측벽 절연막(41)을 형성하는 공정의 전후에, 게이트 전극(5) 상에 형성된 절연막(55)을 제거한다.
또한, 레지스트(58)를 도포하여, 메모리 셀 영역과 p형 MISFET 영역을 덮도록 리소그래피에 의해 패터닝을 행한다. 이 후, 인 이온 또는 비소 이온을 예를 들면, 1 eV∼50 KeV의 범위의 가속 에너지로, 1×1014∼1×1016㎝-2의 범위의 도우즈량으로 주입을 행하여, n형의 소스, 드레인 영역(43)을 형성한다. 동시에, n형 MISFET 영역의 게이트 전극(5B)에 n형 불순물을 첨가하여, n형 게이트 전극으로 할 수 있다. 이와 같이 하여 도 14의 (k)의 형상을 얻는다.
또한, 레지스트(59)를 도포하여, n형 MISFET 영역을 덮도록 리소그래피에 의해 패터닝을 행한다. 이 후, 붕소 이온 또는 BF2이온을 예를 들면, 1 eV∼50 KeV의 범위의 가속 에너지로, 1×1014∼1×1016㎝-2의 범위의 도우즈량으로 주입을 행하여, p형의 소스, 드레인 영역(45)을 형성한다. 이 때, 주입 이온이 메모리 셀 영역의 p형 웰(32)에 달하지 않도록 가속 에너지를 선택한다. 이 공정에서, 동시에, 메모리 셀 영역과 p형 MISFET 영역의 게이트 전극에 p형 불순물을 첨가하여, p형 게이트 전극으로 할 수 있다. 이 때, 주입 이온으로서 BF2보다 붕소를 이용하는 편이 게이트 전극에 첨가한 붕소가 n형 웰(31)로 스며 나오는 현상이 억제되어 바람직하다. 이와 같이 하여 도 14의 (l)의 형상을 얻는다.
이 후는 예를 들면, Ti, Co, Ni, Pd 등의 실리사이드를 작성하는 금속을 예를 들면, 1∼40 ㎚까지의 범위 내에서, 전면에 퇴적 후, 400∼1000℃의 범위의 열 공정을 가하여 실리사이드를 형성한 후, 예를 들면, 황산과 과산화수소 용액으로 이루어지는 에칭에 의해 잔류 금속을 선택적으로 에칭하여, 도 13의 (a), (b)에 도시된 바와 같이, 소위 살리사이드(60)를 형성한다.
본 실시예에서는 제1 실시예의 변형예에 따른 효과와, 제2 실시예에 따른 효과, 및 제3 실시예의(6), (7), (8), (9), (10)의 효과 외에 다음과 같은 효과를 얻을 수 있다.
(14) 메모리 셀 영역에서는 게이트 전극(5)의 직선 형상의 패턴과, 비정질 실리콘막 또는 다결정 실리콘막(54)의 직선 형상의 패턴과의 교차 영역에서 메모리 셀을 자기 정합적으로 형성할 수 있어, 최소 배선 피치로 규정되는 매우 고밀도의 메모리 셀을 실현할 수 있다. 또한, 전하 축적층(3)이 p형 웰(32), n형의 소스, 드레인 영역(9)(또는 10), 및 p형 확산 영역(40')과 오정렬없이 형성될 수 있어, 보다 균일한 전하 축적층과 p형 웰(32)과의 용량을 실현할 수 있다. 이에 따라, 메모리 셀의 용량 변동이나 메모리 셀 사이의 용량 변동을 저감할 수 있다.
〈제5 실시예〉
도 15의 (a) 및 도 15의 (b), 도 16, 도 17은 본 발명의 제5 실시예의 반도체 기억 장치의 구조를 도시한다. 본 실시예는 상기 각 실시예에서 설명한 메모리 셀을 복수개 직렬로 접속한 NAND 셀 어레이에 대하여 나타낸 것이다. 또, 제1 내지 제4 실시예와 대응하는 개소에는 동일한 부호를 붙여 그 설명은 생략한다.
도 15의 (a)는 1개의 메모리 블록(70)의 회로도이고, 도 15의 (b)는 도 15의 (a)의 메모리 블록(70)을 3개 병렬로 한 경우의 평면도를 도시하고 있다. 또, 도 15의 (b)에서는 셀 구조를 알기 쉽게 하기 위해서, 게이트 제어선이 되는 금속 보강층(6)보다 아래의 구조만을 도시하고 있다. 또한, 도 16은 도 15의 (b)의 16-16선을 따라 취한 소자 단면 구조를 도시하고, 도 17은 도 15의 (b)의 17-17선을 따라 취한 소자 단면 구조를 도시하고 있다.
도 15의 (a)에서, 예를 들면 실리콘 질화막이나 실리콘 산질화막을 전하 축적층으로 한 전계 효과 트랜지스터로 이루어지는 불휘발성 메모리 셀 M0∼M15가 직렬로 접속되고, 일단이 선택 트랜지스터 S1을 통해 데이터 전송선 BL에 접속되어 있다. 또한, 다른 일단은 선택 트랜지스터 S2를 통해 공통 소스선 SL에 접속되어 있다. 또한, 각각의 트랜지스터는 동일한 웰 상에 형성되어 있다.
도 16 및 도 17에서, p형 실리콘 기판(71) 상에는 n형 웰(72)이 형성되고, 또한 n형 웰(72) 상에는 예를 들면 붕소 불순물 농도가 1×1014∼1×1019㎝-2사이의 p형 웰(73)이 형성되어 있다. p형 웰(73)에는 예를 들면 0.5∼10 ㎚의 두께로 이루어지는 실리콘 산화막 또는 옥시나이트라이드막으로 이루어지는 제1 절연층(2)을 통해, 예를 들면 실리콘 질화막, 실리콘 산질화막으로 이루어지는 전하 축적층(3)이 3∼50 ㎚의 두께로 형성되어 있다. 이 위네, 예를 들면, 두께 5∼30 ㎚의 사이의 실리콘 산화막으로 이루어지는 제2 절연층(4)을 통해, 예를 들면 p형 폴리실리콘층으로 이루어지는 게이트 전극(5)이 형성되어 있다. 또한, 그 위에, WSi(텅스텐 실리사이드)와 폴리실리콘과의 스택 구조, 또는 W, NiSi, MoSi, TiSi, CoSi 중의 어느 하나와 폴리실리콘의 스택 구조로 이루어지는 금속 보강층(6)이 게이트 제어선으로서 10∼500 ㎚의 두께로 형성되어 있다.
이러한 구조의 메모리 셀로서는 제1 실시예 내지 제4 실시예에서 설명한 메모리 셀을 이용하면 된다.
금속 보강층(6)으로 이루어지는 복수의 게이트 제어선은 도 15의 (b)에 도시한 바와 같이 인접하는 메모리 셀 블록 상호 간에서 접속되도록 지면 좌우 방향에 블록의 경계까지 연장되어 형성되어 있다. 이들 복수의 게이트 제어선은 데이터 선택선 WL0∼WL15 및 선택 게이트 제어선 SSL, GSL을 형성하고 있다. 또, p형 웰(73)은 n형 웰(72)에 의해 p형 실리콘 기판(71)과 분리되어 있기 때문에, p형 웰(73)에는 p형 실리콘 기판(71)과는 독립적으로 전압을 인가할 수 있다. 이러한 구조는 소거 시의 승압 회로의 부하를 줄여, 소비 전력을 억제하기 위해서는 바람직하다.
또한, 실리콘 산화막으로 이루어지는 소자 분리 절연막(74)이 형성되어 있지 않은 영역 상에는 p형 웰(73)이 자기 정합적으로 형성되어 있다. 이것은 예를 들면, p형 웰(73)에 제1 절연층(2), 전하 축적층(3) 및 제2 절연층(4)을 형성하기 위한 층을 전면에 퇴적한 후, 패터닝하여 p형 웰(73)에 달할 때까지, p형 웰(73)을 예를 들면 0.05∼0.5㎛의 깊이로 에칭하여, 절연막(74)을 매립하는 것으로 형성할 수 있다.
게이트 전극(5)의 양측에는 예를 들면 5∼200 ㎚의 두께의 실리콘 질화막 또는 실리콘 산화막으로 이루어지는 절연막(8)을 사이에 두고 소스, 드레인 영역(9)(또는 10)이 형성되어 있다. 이들 소스, 드레인 영역(9)(또는 10)과 전하 축적층(3), 게이트 전극(5)에 의해, MONOS형 불휘발성 EEPROM 메모리 셀이 형성되어 있고, 전하 축적층의 게이트 길이는 0.5㎛ 이하 0.01㎛ 이상으로 한다. 이들 소스, 드레인(9)(또는 10)으로서는 예를 들면 인이나 비소, 안티몬을 표면 농도가 1017㎝-3∼1021㎝-3이 되도록 깊이 10∼500 ㎚ 사이에서 형성되어 있다.
또한, 이들 소스, 드레인(9)(또는 10)은 메모리 셀끼리 직렬로 접속되어, NAND 어레이가 실현되어 있다. 또한, 도 17에서, 6(SSL), 6(SL)은 각각 SSL 및 GSL에 상당하는 블록 선택선이고, EEPROM 메모리 셀의 게이트 제어선(금속 보강층(6))과 동층의 도전체층에서 형성되어 있다. 이들 게이트 전극(5)은 예를 들면 3∼15 ㎚의 두께의 실리콘 산화막 또는 옥시나이트라이드막으로 이루어지는 게이트 절연막(34)SSL 및 절연막(34)GSL을 통해 p형 웰(73)과 대향하여, MOS 트랜지스터를 형성하고 있다. 여기서, 게이트 전극(5)SSL 및 게이트 전극(5)GSL의 게이트 길이는 메모리 셀의 게이트 전극의 게이트 길이보다 길게, 예를 들면, 1㎛ 이하 0.02㎛ 이상으로 형성함으로써, 블록 선택 시와 비선택 시의 온/오프비를 크게 확보할 수 있고, 오기입이나 오판독을 방지할 수 있다.
여기서, 게이트 전극(5)SSL 및 게이트 전극(5)GSL은 메모리 셀과 동일한 p형 전극으로 함으로써, 메모리 셀의 게이트 전극과 선택용 트랜지스터의 게이트 전극(5)SSL 및 게이트 전극(5)GSL로 불순물의 상호 확산에 의한 공핍화를 방지할수 있고, 또한 공정을 삭감할 수 있어, 바람직하다.
또한, 게이트 전극(5) SSL의 한쪽 측에 형성된 n형의 소스, 드레인 영역(9d)은 예를 들면, 텅스텐이나 텅스텐 실리사이드, 티탄, 티탄나이트라이드, 구리, 또는 알루미늄으로 이루어지는 데이터 전송선(74)(BL)과 컨택트(75d)를 통해 접속되어 있다. 여기서, 데이터 전송선(74)(BL)은 인접하는 메모리 셀 블록으로 접속되도록, 도 15의 (b)의 지면 상하 방향에 블록 경계까지 형성되어 있다. 한편, 게이트 전극(5) GSL의 한쪽측에 형성된 소스, 드레인 영역(9s)은 컨택트(75s)를 통해 소스선이 되는 공통 소스선 SL과 접속되어 있다. 이 공통 소스선 SL은 인접하는 메모리 셀 블록으로 접속되도록 도 15의 (b)의 지면 좌우 방향에 블록 경계까지 형성되어 있다. 물론, n형의 소스, 드레인 영역(9s)을 지면 좌우 방향에 블록 경계까지 형성함으로써, 공통 소스선으로 해도 된다.
BL 컨택트 및 SL 컨택트로서는 예를 들면 n형 또는 p형으로 도핑된 폴리실리콘이나 텅스텐, 및 텅스텐 실리사이드, Al, TiN, Ti 등이 충전되고, 도전체 영역으로 되어 있다. 또한, 공통 소스선 SL 및 데이터 전송선 BL과 상기 트랜지스터 사이는 예를 들면 실리콘 산화막이나 실리콘 질화막 등으로 이루어지는 층간막(76)에 의해 충전되어 있다. 또한, 데이터 전송선 BL의 상부에는 예를 들면 실리콘 산화막이나 실리콘 질화막, 또는 폴리이미드 등으로 이루어지는 절연막 보호층(77)이나, 도시하지 않지만, 예를 들면, W, Al나 Cu 등으로 이루어지는 상부 배선이 형성되어 있다.
본 실시예에서는 제1 실시예로부터 제4 실시예까지의 효과 외에, p형 웰(73)을 공통으로 하고 있으며, p형 웰로부터 터널 주입에 의해 복수 셀을 동시에 소거할 수 있으므로, 소거 시의 소비 전력을 억제하면서, 다비트를 일괄적으로 고속 소거할 수 있는 효과가 얻어진다.
〈제6 실시예〉
도 18의 (a), (b) 및 도 19의 (a), (b)는 본 발명의 제6 실시예의 반도체 기억 장치의 구조를 도시한다. 본 실시예는 상기 제1 내지 제4 실시예에서 설명한 메모리 셀을 직렬로 접속한 AND 셀 어레이에 대하여 나타낸 것이다. 또, 제1 내지 제4 실시예와 대응하는 개소에는 동일한 부호를 붙이고 그 설명은 생략한다.
도 18의 (a)는 1개의 메모리 블록(80)의 회로도이다. 도 18의 (a)에서, 예를 들면 실리콘 질화막이나 실리콘 산질화막을 전하 축적층으로 한 전계 효과 트랜지스터로 이루어지는 복수의 불휘발성 메모리 셀 M0∼M15가 전류 단자를 병렬로 접속하여, 일단이 블록 선택 트랜지스터 S1을 통해 데이터 전송선 BL에 접속되고, 다른 일단이 블록 선택 트랜지스터 S2를 통해 공통 소스선 SL에 접속되어 있다. 또한, 각각의 트랜지스터는 동일한 웰 상에 형성되어 있다. n을 블록 인덱스(자연수)로 하면, 각각의 메모리 셀 M0∼M15의 게이트 전극은 데이터 선택선 WL0∼WL15에 접속되어 있다. 또한, 데이터 전송선 BL에 따른 복수의 메모리 셀 블록으로부터 하나의 메모리 셀 블록을 선택하여 데이터 전송선에 접속하기 위해, 블록 선택 트랜지스터 S1의 게이트 전극은 블록 선택선 SSL에 접속되어 있다.
또한, 블록 선택 트랜지스터 S2의 게이트 전극은 블록 선택선 GSL에 접속되어 있다. 이러한 접속에 의해, 소위 AND형 메모리 셀 블록(80)이 형성된다.
여기서, 본 실시예에서는 블록 선택 게이트의 제어 배선 SSL 및 GSL이 메모리 셀의 제어 배선 WL0∼WL15와 동일한 층의 배선으로 형성되어 있다. 또한 메모리 셀 블록(80)에는 블록 선택선은 적어도 1개 이상 있으면 되고, 데이터 선택선과 동일 방향에 형성되는 것이 고밀도화에는 바람직하다.
본 실시예에서는 메모리 셀 블록(80) 내에 16=24개의 메모리 셀이 접속되어 있는 경우를 예시하고 있다. 그러나, 데이터 전송선 및 데이터 선택선에 접속하는 메모리 셀의 수는 복수이면 되고, 2n개(n은 양의 정수)인 것이 어드레스 디코드를 하는 데에 있어서 바람직하다.
도 18의 (b)는 도 18의 (a)의 메모리 블록(80)의 평면도를 보이고 있다. 또, 도 18의 (b)에서는 셀 구조를 알기 쉽게 하기 위해서, 게이트 제어선이 되는 금속 보강층(6)보다 아래의 구조만을 도시하고 있다. 또한, 도 19의 (a)는 도 18의 (b)의 19A-19A선을 따라 취한 소자 단면 구조를 도시하고, 도 19의 (b)는 도 18의 (b)의 19B-19B선을 따라 취한 소자 단면 구조를 도시하고 있다.
도 19의 (a), 19의 (b)에서, p형의 실리콘 기판(71) 상에는 n형 웰(72)이 형성되어 있다. 또한 n형 웰(72) 상에는 p형 웰(73)이 형성되어 있다. p형 웰(73)에는 예를 들면 0.5∼10 ㎚의 두께로 이루어지는 실리콘 산화막 또는 옥시나이트라이드막으로 이루어지는 제1 절연층(2)을 통해, 예를 들면 실리콘 질화막, 실리콘 산질화막으로 이루어지는 전하 축적층(3)이 3∼50 ㎚의 두께로 형성되어 있다. 이 위에, 예를 들면, 두께 5∼30 ㎚의 사이의 실리콘 산화막으로 이루어지는 제2 절연층(4)을 통해, 예를 들면 p형 폴리실리콘층으로 이루어지는 게이트 전극(5)이 형성되어 있다. 이들은 예를 들면, 실리콘 산화막으로 이루어지는 소자 분리 절연막(74)이 형성되어 있지 않은 영역에, p형 웰(73)과 자기 정합적으로 형성되어 있다.
이러한 구조는 예를 들면, p형 웰(73) 상에 제1 절연층(2), 전하 축적층(3) 및 제2 절연층(4)을 형성하기 위한 적층막을 전면에 퇴적한 후, 패터닝하여 p형 웰(73)에 도달할 때까지, 예를 들면 0.05∼0.5㎛의 깊이로 에칭하여, 거기에 절연막(74)을 매립하는 것으로 형성할 수 있다. 이와 같이 제1 절연층(2), 전하 축적층(3) 및 제2 절연층(4)을 단차가 적은 평면에 전면 형성할 수 있기 때문에, 보다 균일성이 향상된 특성이 갖추어진 막을 제작할 수 있다. 또, 메모리 셀의 층간 절연막(78)과 n형의 소스, 드레인 영역(9)(또는 10)은, 터널 절연막(제2 절연층(4))을 형성하기 전에, 이하와 같이 하여 자기 정합적으로 형성한다. 즉, 사전에 제1 절연층(2)을 형성하는 부분에, 예를 들면, 폴리실리콘에 의한 마스크재를 형성하고, 다음에 이온 주입에 의해 n형의 확산을 행하여, 전면에 층간 절연막(78)을 퇴적하여, 층간 절연막(78)을 남기는 부분에 상당하는 부분의 상기 마스크재를 CMP 및 에치백에 의해 선택적으로 제거한다. 이들 메모리 셀로서는 제1 내지 제4 실시예에서 설명한 메모리 셀을 이용하면 된다.
또한, 폴리실리콘, 또는 WSi(텅스텐 실리사이드)와 폴리실리콘과의 스택 구조, 또는 W, NiSi, MoSi, TiSi, CoSi 중 어느 하나와 폴리실리콘과의 스택 구조로 이루어지는 금속 보강층(6)이 게이트 제어선으로서 10∼500 ㎚의 두께로 형성되어있다. 복수의 상기 제어선은 도 18의 (b)에 도시한 바와 같이 인접하는 메모리 셀 블록으로 접속되도록 지면 좌우 방향에 블록 경계까지 형성되어 있다. 또한, 복수의 상기 제어선은 데이터 선택선 WL0∼WL15 및 블록 선택 게이트 제어선 SSL, GSL을 형성하고 있다.
또, 이 경우에도 p형 웰(73)은 n형 웰(72)에 의해 p형 실리콘 기판(71)과 분리되어 있다. 이 때문에, p형 웰(73)에는 p형 실리콘 기판(71)과는 독립적으로 전압을 인가할 수 있기 때문에, 소거 시의 승압 회로의 부하를 줄여, 소비 전력을 억제하는 데에는 바람직하다.
또한, 도 19의 (b)에 도시한 바와 같이, 게이트 전극(5)의 하부에는 예를 들면 5∼200 ㎚의 두께의 실리콘 산화막 또는 옥시나이트라이드막으로 이루어지는 층간 절연막(78)을 사이에 두고 n형의 소스, 드레인 영역(9)(또는 10)이 형성되어 있다. 이들 소스, 드레인 영역(9)(또는 10), 전하 축적층(3) 및 게이트 전극(5)에 의해, 전하 축적층(3)에 축적된 전하량을 정보량으로 하는 MONOS형 EEPROM 메모리 셀이 형성되어 있다. 이 메모리 셀의 게이트 길이는 0.5㎛ 이하 0.01㎛ 이상으로 한다. 또한, 도 19의 (b)에 도시한 바와 같이, 층간 절연막(78)은 소스, 드레인 영역(9)(또는 10)을 덮고, 또한 채널 위에도 연장하여 형성되는 편이 소스, 드레인 영역단에서의 전계 집중에 의한 이상 기입을 방지하는 데 바람직하다.
이들 소스, 드레인 영역(9)(또는 10)으로서는 예를 들면 인이나 비소, 안티몬을 표면 농도가 1017㎝-3∼1021㎝-3가 되도록 깊이 10∼500 ㎚의 사이에서 형성되어 있다. 또한, 이들 소스, 드레인 영역(9)(또는 10)은 데이터 전송선 BL 방향에 인접하는 메모리 셀끼리 공유되고, 이것에 의해 AND형 셀 어레이 구조가 실현되어 있다.
또한, 도 18의 (b)에서, 6(SSL), 6(SL)은 각각 SSL 및 GSL에 상당하는 블록 선택선에 접속된 제어선이고, MONOS형의 EEPROM 메모리 셀의 제어선 WL0∼WL15와 동층의 도전체층에서 형성되어 있다.
여기서, 도 18의 (b) 및 도 19의 (a)에 도시한 바와 같이 한쪽의 블록 선택 트랜지스터 S1은 9(또는 10) 및 9d를 소스, 드레인 영역으로 하고, 6(SSL)을 게이트 전극으로 하는 MOSFET로서 형성되어 있다. 다른 쪽의 블록 선택 트랜지스터 S2는 9(또는 10) 및 9s를 소스, 드레인 영역으로 하고, 6(GSL)을 게이트 전극으로 하는 MOSFET로서 형성되어 있다. 상기 게이트 전극6(SSL) 및 6(GSL)의 게이트 길이는 메모리 셀의 게이트 전극의 게이트 길이보다 길게, 예를 들면, 1㎛ 이하 0.02㎛ 이상으로 형성함으로써, 블록 선택시간과 비선택 시의 온/오프비를 크게 확보할 수 있어, 오기입이나 오판독을 방지할 수 있다.
여기서, 블록 선택선의 게이트 전극(5)SSL 및 게이트 전극(5)GSL을 메모리 셀과 동일한 p형 전극으로 함으로써, 메모리 셀의 게이트 전극과 SSL, GSL의 게이트로 불순물의 상호 확산에 의한 공핍화를 방지할 수 있고, 또한 공정을 삭감할 수 있어 바람직하다.
본 실시예에서는 제1 내지 제4 실시예에 따른 효과 외에, p형 웰(73)을 공통으로 하고 있고, 웰로부터 터널 주입에 의해 복수 셀을 동시에 소거할 수 있으므로, 소거 시의 소비 전력을 억제하면서 다비트를 일괄적으로 고속 소거할 수 있는 효과가 또한 얻어진다.
또한, 본 실시예에서는 AND형 셀을 이용하고 있기 때문에, 메모리 셀 블록의 직렬 저항을 작고, 일정하게 할 수 있어, 기억 데이터를 다치화한 경우의 임계치를 안정시키는 데 바람직하다.
또한, 본 실시예의 메모리 셀의 소스, 드레인을 병렬로 접속하는 접속 방법은 당연히 Virtual Ground Array형 EEPROM에도 적용할 수 있고, 마찬가지의 효과를 갖는다.
본 실시예에서는 제1 내지 제4 실시예에 따른 효과 외에, 메모리 셀이 병렬 접속되어 있기 때문에, 셀 전류를 크게 확보할 수 있어, 고속으로 데이터를 판독할 수 있는 효과가 또한 얻어진다.
〈제7 실시예〉
도 20의 (a), (b) 및 도 21의 (a), (b)는 본 발명의 제7 실시예에 따른 반도체 기억 장치의 구조를 도시한다. 본 실시예는 제1 내지 제4 실시예에서 설명한 MONOS 메모리 셀을 이용한 NOR 셀 어레이 블록에 대하여 나타낸 것이고, 도 20의 (a)는 NOR 셀 어레이 블록의 회로도, 도 20의 (b)는 평면도, 도 21의 (a)는 로우 방향에서의 메모리 셀의 단면도(도 20의 (b)의 21A-21A선을 따라 취한 단면도), 도 21의 (b)는 컬럼 방향에서의 메모리 셀의 단면도(도 20의 (b)의 21B-21B선을 따라 취한 단면도)이다. 특히, 도 20의 (b)에서는 셀 구조를 알기 쉽게 하기 위해서, 금속 보강층(6)으로 이루어지는 게이트 제어선보다 아래의 구조만을 도시하고 있다. 또, 제1 내지 제4 실시예와 대응하는 개소에는 동일한 부호를 붙이고 그 설명은 생략한다.
도 20의 (a)에서, 예를 들면 실리콘 질화막이나 실리콘 산질화막을 전하 축적층으로 한 전계 효과 트랜지스터로 이루어지는 복수의 불휘발성 메모리 셀 M0∼Mi가 전류 단자를 병렬로 접속하고 있다. 그리고, 병렬 접속된 복수의 불휘발성 메모리 셀 M0∼Mi의 일단은 데이터 전송선 BL에 접속되고, 타단은 공통 소스선 SL에 접속되어 있다. NOR 메모리 셀에서는 하나의 트랜지스터에 의해 메모리 셀 블록(80)이 형성되어 있다. 또한, 각각의 트랜지스터는 동일한 웰 상에 형성되어 있다. 메모리 셀 M0∼Mi 각각의 게이트 전극은 데이터 선택선 WL0∼WL2에 접속되어 있다.
도 21의 (a), (b)에서, 예를 들면 붕소의 불순물 농도가 1014㎝-3∼1019㎝-3사이의 P형 웰(73)에, 예를 들면, 0.5∼10 ㎚의 두께로 이루어지는 실리콘 산화막 또는 옥시나이트라이드막으로 이루어지는 제1 절연막(2)을 통해, 예를 들면 실리콘 산화막이나 실리콘 산질화막으로 이루어지는 전하 축적층(3)이 3∼50 ㎚의 두께로 형성되어 있다. 이 위에, 예를 들면, 두께가 5 ㎚보다 크고 30 ㎚보다 작은 실리콘 산화막으로 이루어지는 제2 절연막(4)을 통해, 예를 들면 p형 폴리실리콘으로 이루어지는 게이트 전극(5)이 형성되어 있다. 또한, 그 위에, WSi(텅스텐 실리사이드)와 폴리실리콘과의 스택 구조, 또는 W, NiSi, MoSi, TiSi, CoSi 중 어느 하나와 폴리실리콘과의 스택 구조로 이루어지는 금속 보강층(6)으로 이루어지는 게이트제어선이 10∼500 ㎚의 두께로 형성되어 있다.
상기 메모리 셀 M0∼Mi 각각은 제1 내지 제4 실시예에서 설명한 MONOS 메모리 셀을 이용하면 된다. 금속 보강층(6)으로 이루어지는 복수의 게이트 제어선은 도 20의 (b)에 도시한 바와 같이 인접하는 메모리 셀 블록으로 접속되도록 지면 좌우 방향에 블록 경계까지 형성되어 있고, 이들 복수의 게이트 제어선은 데이터 선택선 WL0∼WL2를 형성하고 있다. 또, p형 웰(73)은 n형 웰(72)에 의해 p형 실리콘 기판(71)과 분리되어 있기 때문에, p형 웰(73)에 대하여 p형 실리콘 기판(71)과는 독립적으로 전압을 인가할 수 있다. 이러한 구조는 소거 시의 승압 회로의 부하를 줄여, 소비 전력을 억제하는데 바람직하다.
도 21의 (b)에 도시한 바와 같이 게이트 전극(5)의 양측면의 p형 웰(73)에는 n형의 소스, 드레인 영역(9)(또는 10)이 형성되어 있다. 이들 소스, 드레인 영역(9)(또는 10), 전하 축적층(3) 및 게이트 전극(5)에 의해, 전하 축적층에 축적된 전하량을 정보량으로 하는 MONOS형 EEPROM 메모리 셀이 형성되어 있다. 이 EEPROM 메모리 셀의 게이트 길이는 0.5㎛ 이하 0.01㎛ 이상으로 한다.
도 20의 (b) 및 도 21의 (b)에 도시한 바와 같이, 데이터 전송선(74)(BL)과 접속된 n형의 소스, 드레인 영역(9d)에 대하여, 메모리 셀의 게이트 전극(5)을 사이에 두고 대향하는 소스, 드레인 영역(9)(또는 10)은 도 20의 (b)의 지면 좌우 방향으로 신장하여 인접하는 메모리 셀을 접속하는 소스선 SL로 되어 있다.
본 실시예에서는 제1 내지 제4 실시예에 따른 효과 외에, 메모리 셀이 NOR 접속으로 되어 있기 때문에, 셀 전류를 크게 확보할 수 있어, 고속으로 데이터를판독할 수 있는 효과를 또한 얻을 수 있다.
또, 본 발명은 상기한 실시예에 한정되는 것이 아니고 여러가지의 변형이 가능하다. 예를 들면 소자 분리막이나 절연막의 형성 방법은 실리콘을 실리콘 산화막이나 실리콘 질화막으로 변환하는 방법 이외에, 예를 들면 퇴적한 실리콘에 산소 이온을 주입하여 형성하는 방법이나, 퇴적한 실리콘을 산화하는 방법을 이용하여도 된다. 또한, 전하 축적층(3)은 TiO2이나 Al2O3, 또는 탄탈 산화막, 티탄산스트로튬이나 티탄산바륨, 티탄산지르코늄 납이나, 이들 적층막을 이용하여 구성해도 된다.
또한, 반도체 기판으로서 p형 실리콘 기판을 이용하는 경우에 대해서 설명했지만, 그 대신에 n형 실리콘 기판이나 SOI 기판의 SOI 실리콘층, 또는 SiGe 혼정(混晶), SiGeC 혼정 등, 실리콘을 포함하는 단결정 반도체 기판을 이용할 수 있다.
또한, p형 웰 상에 n형 MONOS-FET를 형성하는 경우를 설명했지만, n형 웰 상에 p형 MONOS-FET을 형성해도 되고, 그 경우, 각 실시예에 있어서의 소스, 드레인 영역 및 각 반도체 영역의 n형을 p형으로, p형을 n형으로 각각 치환하고, 또한 도핑 불순물종의 As, P, Sb를 In, B 중 어느 것과 치환하면 된다. 이 때, 메모리 셀의 게이트 전극에는 p형 불순물을 첨가하는 것으로 한다.
또한, 게이트 전극(5)은 Si 반도체, SiGe 혼정, SiGeC 혼정을 이용하해도 되고, 다결정이어도 되며, 이들의 적층 구조로 해도 된다. 또한, 게이트 전극(5)은 상기한 것 외에, 비정질 Si, 비정질 SiGe 혼정, 또는 비정질 SiGeC 혼정을 이용할 수 있고, 이들의 적층 구조로 해도 된다. 단, 게이트 전극(5)은 반도체인 것, 특히 Si를 포함한 반도체인 것이, p형의 게이트 전극을 형성하여, 게이트 전극으로부터의 전자 주입을 방지할 수 있어 바람직하다. 또한, 전하 축적층(3)은 도트 형상으로 배치 형성되어 있어도 되며, 그 경우에도 본 발명이 적용할 수 있는 것은 물론이다.
또, 이번 개시된 실시예는 모든 점에서 예시이며 제한적인 것은 아니라고 생각되어야 한다. 본 발명의 범위는 상기한 설명이 아니라 특허 청구의 범위에 의해 정의되며, 특허 청구의 범위와 균등의 의미 및 범위 내에서의 모든 변경이 포함되는 것으로 의도되어야 한다.
이상 본 발명에 따르면, 기입 임계치와 소거 임계치와의 차를 충분히 확보하는 것이 가능하여, 데이터의 신뢰성을 보다 향상시킬 수 있다. 또한, 소거 시간을 단축시킬 수 있다.

Claims (29)

  1. 제1 절연층, 전하 축적층 및 제2 절연층의 3층을 포함하는 적층 구조의 게이트 절연막으로서, 상기 전하 축적층은 실리콘 질화막 또는 실리콘 산질화막(酸窒化膜)으로 이루어지고, 상기 제1 절연층 및 제2 절연층은 각각 실리콘 산화막 또는 상기 전하 축적층보다 산소 조성이 높은 실리콘 산질화막으로 이루어지며, 상기 제2 절연층의 두께가 5 ㎚보다 큰 게이트 절연막과,
    상기 게이트 절연막 위에 형성되고, p형 불순물을 포함하는 p형 반도체로 이루어지는 제어 전극
    을 포함하는 전기적으로 정보의 기입 소거 가능한 반도체 메모리 셀.
  2. 제1항에 있어서,
    상기 제2 절연층의 두께로부터 상기 제1 절연층의 두께를 뺀 값이 1.8 ㎚보다 큰 반도체 메모리 셀.
  3. 제1항에 있어서,
    상기 제어 전극은 실리콘을 포함하는 복수의 원소를 포함하고, 이 제어 전극에 포함되는 복수의 원소 중 상기 실리콘의 양이 가장 많은 반도체 메모리 셀.
  4. 제1항에 있어서,
    상기 제어 전극의 상기 p형 불순물의 밀도는 2×1019㎝-3보다 높고 1×1020㎝-3보다 낮은 반도체 메모리 셀.
  5. 제1 도전형의 반도체 영역 상에 형성된 제2 도전형의 소스 영역 및 드레인 영역과,
    상기 반도체 영역 상에 형성된 게이트 절연막으로서, 이 게이트 절연막은 제1 절연층, 전하 축적층 및 제2 절연층의 3층을 포함하는 적층 구조를 갖고, 상기 전하 축적층은 실리콘 질화막 또는 실리콘 산질화막으로 이루어지고, 상기 제1 절연층 및 제2 절연층은 각각 실리콘 산화막 또는 상기 전하 축적층보다 산소 조성이 높은 실리콘 산질화막으로 이루어지며, 상기 제2 절연층의 두께가 5 ㎚보다 큰 게이트 절연막과,
    상기 게이트 절연막 위에 형성되고, p형 불순물을 포함하는 p형 반도체로 이루어지는 제어 전극
    을 포함하는 전기적으로 정보의 기입 소거 가능한 전계 효과 트랜지스터를 포함하는 반도체 메모리 셀을 갖고,
    상기 전계 효과 트랜지스터는, 상기 소스 영역 또는 드레인 영역과 상기 제어 전극 사이에, 상기 소스 영역 또는 드레인 영역보다 제어 전극의 전압이 마이너스가 되도록 한 전압을 인가하고, 상기 소스 영역 또는 드레인 영역과 상기 전하 축적층 사이에 전류를 흘림으로써, 상기 전계 효과 트랜지스터의 임계치를 보다 마이너스로 하는 동작 모드를 갖는 반도체 기억 장치.
  6. 제5항에 있어서,
    상기 소스 영역 또는 드레인 영역 중 적어도 한쪽의 전위를 기준으로 한 상기 제어 전극의 전압을 Vpp V로 하고, 상기 게이트 절연막을 실리콘 산화막으로 환산한 전체 막 두께를 teff ㎚로 하면,
    -1.0×teff<Vpp<-0.7×teff-1을 만족하도록 상기 전압 Vpp의 값이 설정되는 반도체 기억 장치.
  7. 제5항에 있어서,
    상기 소스 영역 또는 드레인 영역 중 적어도 한쪽의 전위를 기준으로 한 제어 전극의 전압을 Vpp V로 하고, 상기 제1 절연층의 두께를 tox1 ㎚, 전하 축적층의 두께를 tN ㎚, 제2 절연층의 두께를 tox2 ㎚로 하면,
    -1.0×(tox1+tN/2+tox2)<Vpp<-0.7×(tox1+tN/2+tox2)-1을 만족하도록 상기 전압 Vpp의 값이 설정되는 반도체 기억 장치.
  8. 제5항에 있어서,
    상기 제2 절연층의 두께로부터 상기 제1 절연층의 두께를 뺀 값이 1.8 ㎚보다 큰 반도체 기억 장치.
  9. 제1 도전형의 반도체 영역 상에 형성된 제2 도전형의 소스 영역 및 드레인 영역과,
    상기 반도체 영역 상에 형성된 게이트 절연막으로서, 이 게이트 절연막은 제1 절연층, 전하 축적층 및 제2 절연층의 3층을 포함하는 적층 구조를 갖고, 상기 전하 축적층은 실리콘 질화막 또는 실리콘 산질화막으로 이루어지고, 상기 제1 절연층 및 제2 절연층은 각각 실리콘 산화막 또는 상기 전하 축적층보다 산소 조성이 높은 실리콘 산질화막으로 이루어지며, 상기 제2 절연층의 두께가 5 ㎚보다 큰 게이트 절연막과,
    상기 게이트 절연막 위에 형성되고, p형 불순물을 포함하는 p형 반도체로 이루어지는 제어 전극
    을 포함하는 전기적으로 정보의 기입 소거 가능한 전계 효과 트랜지스터를 포함하는 반도체 메모리 셀을 갖고,
    상기 전계 효과 트랜지스터는, 상기 반도체 영역과 상기 제어 전극 사이에, 상기 반도체 영역보다 제어 전극의 전압이 마이너스가 되도록 한 전압을 인가하고, 상기 반도체 영역과 상기 전하 축적층 사이에 전류를 흘림으로써, 상기 전계 효과 트랜지스터의 임계치를 보다 마이너스로 하는 동작 모드를 갖는 반도체 기억 장치.
  10. 제9항에 있어서,
    상기 반도체 영역의 전위를 기준으로 한 상기 제어 전극의 전압을 Vpp V로 하고, 상기 게이트 절연막을 실리콘 산화막으로 환산한 전체 막 두께를 teff ㎚로하면,
    -1.0×teff<Vpp<-0.7×teff-1을 만족하도록 상기 전압 Vpp의 값이 설정되는 반도체 기억 장치.
  11. 제9항에 있어서,
    상기 반도체 영역의 전위를 기준으로 한 상기 제어 전극의 전압을 Vpp V로 하고, 상기 제1 절연층의 두께를 tox1 ㎚, 상기 전하 축적층의 두께를 tN ㎚, 상기 제2 절연층의 두께를 tox2 ㎚로 하면,
    -1.0×(tox1+tN/2+tox2)<Vpp<-0.7×(tox1+tN/2+tox2)-1을 만족하도록 상기 전압 Vpp의 값이 설정되는 반도체 기억 장치.
  12. 제9항에 있어서,
    상기 동작 모드 시에, 상기 반도체 영역과 상기 전하 축적층 사이에 다이렉트 터널 전류 또는 Fowler-Nordheim 터널 전류를 흘리는 반도체 기억 장치.
  13. 제9항에 있어서,
    상기 동작 모드 시에, 상기 반도체 영역과 상기 전하 축적층 사이에 다이렉트 터널 전류를 흘리는 반도체 기억 장치.
  14. 제9항에 있어서,
    상기 제2 절연층의 두께로부터 상기 제1 절연층의 두께를 뺀 값이 1.8 ㎚보다 큰 반도체 기억 장치.
  15. 직렬 접속된 복수의 전계 효과 트랜지스터를 포함하는 적어도 하나의 메모리 셀 유닛으로서,
    상기 복수의 각 전계 효과 트랜지스터는 각각,
    제1 도전형의 반도체 영역 상에 형성된 제2 도전형의 소스 영역 및 드레인 영역과,
    상기 반도체 영역 상에 형성된 게이트 절연막으로서, 이 게이트 절연막은 제1 절연층, 전하 축적층 및 제2 절연층의 3층을 포함하는 적층 구조를 갖고, 상기 전하 축적층은 실리콘 질화막 또는 실리콘 산질화막으로 이루어지고, 상기 제1 절연층 및 제2 절연층은 각각 실리콘 산화막 또는 상기 전하 축적층보다 산소 조성이 많은 실리콘 산질화막으로 이루어지며, 상기 제2 절연층의 두께가 5 ㎚보다 큰 게이트 절연막과,
    상기 게이트 절연막 위에 형성되고, p형 불순물을 포함하는 p형 반도체로 이루어지는 제어 전극을 포함하고,
    상기 적어도 하나의 메모리 셀 유닛의 일단 및 타단에 전기적으로 접속된 한 쌍의 선택 트랜지스터와,
    상기 선택 트랜지스터 중 적어도 하나에 접속된 데이터 전송선
    을 포함하는 반도체 기억 장치.
  16. 제15항에 있어서,
    상기 제2 절연층의 두께로부터 상기 제1 절연층의 두께를 뺀 값이 1.8 ㎚보다 큰 반도체 기억 장치.
  17. 제15항에 있어서,
    상기 제어 전극의 상기 p형 불순물의 밀도가 2×1019㎝-3보다 높고 1×1020㎝-3보다 낮은 반도체 기억 장치.
  18. 제15항에 있어서,
    상기 선택 트랜지스터의 제어 전극은 p형 불순물을 포함하는 p형 반도체로 이루어지는 반도체 기억 장치.
  19. 제15항에 있어서,
    상기 적어도 하나의 메모리 셀 유닛은 복수의 메모리 셀 유닛으로 이루어지고,
    복수의 데이터 전송선과,
    상기 복수의 데이터 전송선과 교차하도록 배치되고, 상기 복수의 전계 효과 트랜지스터의 제어 전극에 접속된 복수의 데이터 선택선과,
    상기 복수의 데이터 선택선과 병행하여 배치되고, 상기 한 쌍의 선택 트랜지스터에 제어 신호를 공급하는 한 쌍의 제어선을 더 포함하고,
    상기 복수의 메모리 셀 유닛은 상기 복수의 데이터 전송선과 교차하는 방향에 병렬로 배치되어 있는 반도체 기억 장치.
  20. 제1 도전형의 반도체 영역 상에 형성된 제2 도전형의 소스 영역 및 드레인 영역과,
    상기 반도체 영역 상에 형성된 게이트 절연막으로서, 이 게이트 절연막은 제1 절연층, 전하 축적층 및 제2 절연층의 3층을 포함하는 적층 구조를 갖고, 상기 전하 축적층은 실리콘 질화막 또는 실리콘 산질화막으로 이루어지고, 상기 제1 절연층 및 제2 절연층은 각각 실리콘 산화막 또는 상기 전하 축적층보다 산소 조성이 높은 실리콘 산질화막으로 이루어지며, 상기 제2 절연층의 두께가 5 ㎚보다 큰 게이트 절연막과,
    상기 게이트 절연막 위에 형성되고, p형 불순물을 포함하는 p형 반도체로 이루어지는 제어 전극
    을 포함하는 전기적으로 정보의 기입 소거 가능한 전계 효과 트랜지스터를 포함하는 반도체 메모리 셀을 갖고,
    상기 전계 효과 트랜지스터는, 상기 소스 영역 또는 드레인 영역과 상기 제어 전극 사이에, 상기 소스 영역 또는 드레인 영역보다 제어 전극의 전압이 마이너스가 되도록 한 전압을 인가하고, 상기 소스 영역 또는 드레인 영역과 상기 전하축적층 사이에 전류를 흘림으로써, 상기 전계 효과 트랜지스터의 임계치를 보다 마이너스로 하는 동작 모드를 갖고,
    상기 소스 영역 또는 드레인 영역 중 적어도 한쪽의 전위를 기준으로 한 상기 제어 전극의 전압을 Vpp V로 하고, 상기 게이트 절연막을 실리콘 산화막으로 환산한 전체 막 두께를 teff ㎚로 하면,
    -1.0×teff<Vpp<-0.7×teff-1을 만족하도록 상기 전압 Vpp의 값이 설정되는 반도체 기억 장치.
  21. 제20항에 있어서,
    상기 소스 영역 또는 드레인 영역 중 적어도 한쪽의 전위를 기준으로 한 상기 제어 전극의 전압을 Vpp V로 하고, 상기 제1 절연층의 두께를 tox1 ㎚, 상기 전하 축적층의 두께를 tN ㎚, 상기 제2 절연층의 두께를 tox2 ㎚로 하면,
    -1.0×(tox1+tN/2+tox2)<Vpp<-0.7×(tox1+tN/2+tox2)-1을 만족하도록 상기 전압 Vpp의 값이 설정되는 반도체 기억 장치.
  22. 제20항에 있어서,
    상기 동작 모드 시에, 상기 소스 영역 또는 드레인 영역과 상기 전하 축적층 사이에 핫 홀 전류를 흘리는 반도체 기억 장치.
  23. 제20항에 있어서,
    상기 제2 절연층의 두께로부터 상기 제1 절연층의 두께를 뺀 값이 1.8 ㎚보다 큰 반도체 기억 장치.
  24. 제20항에 있어서,
    상기 제어 전극의 상기 p형 불순물의 밀도가 2×1019㎝-3보다 높고 1×1020㎝-3보다 낮은 반도체 기억 장치.
  25. 반도체 기판 위에 형성된 제1 도전형의 제1 반도체 영역과,
    상기 제1 반도체 영역에 형성되고, 전기적으로 정보를 기입/소거 가능한 메모리 셀 트랜지스터로서,
    상기 메모리 셀 트랜지스터는,
    상기 제1 반도체 영역 상에 형성된 제2 도전형의 제1 소스 영역 및 제1 드레인 영역과,
    제1 절연층, 전하 축적층 및 제2 절연층의 3층을 포함하는 적층 구조의 게이트 절연막과,
    상기 제2 절연층 상에 형성된 제1 제어 전극을 포함하고,
    상기 전하 축적층은 실리콘 질화막 또는 실리콘 산질화막으로 이루어지고, 상기 제1 절연층 및 제2 절연층은 각각 실리콘 산화막 또는 상기 전하 축적층보다 산소 조성이 높은 실리콘 산질화막으로 이루어지며, 상기 제2 절연층의 두께는 5㎚보다 크고, 상기 제1 제어 전극은 p형 불순물을 포함하는 p형 반도체로 이루어지는 메모리 셀 트랜지스터와,
    상기 반도체 기판 위에 형성된 제2 도전형의 제2 반도체 영역과,
    상기 제2 반도체 영역에 형성된 트랜지스터로서, 상기 트랜지스터는, 상기 제2 반도체 영역 상에 형성된 제1 도전형의 제2 소스 영역 및 제2 드레인 영역과, 상기 제2 반도체 영역 상에 제3 절연층을 통해 형성되고, p형 불순물을 포함하는 p형 반도체로 이루어지는 제2 제어 전극을 갖는 트랜지스터
    를 포함하는 반도체 기억 장치.
  26. 제25항에 있어서,
    상기 제2 절연층의 두께로부터 상기 제1 절연층의 두께를 뺀 값이 1.8 ㎚보다 큰 반도체 기억 장치.
  27. 제25항에 있어서,
    상기 제1 및 제2 제어 전극의 p형 불순물의 밀도가 2×1019㎝-3보다 높고 1×1020㎝-3보다 낮은 반도체 기억 장치.
  28. 제25항에 있어서,
    상기 제3 절연층은 20 ㎚ 이하의 두께의 실리콘 산화막으로 이루어지는 반도체 기억 장치.
  29. 제25항에 있어서,
    상기 제1 제어 전극 및 제2 제어 전극은 각각 금속 실리사이드와 반도체와의 적층 구조를 갖는 반도체 기억 장치.
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