JPH05226666A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH05226666A JPH05226666A JP2662392A JP2662392A JPH05226666A JP H05226666 A JPH05226666 A JP H05226666A JP 2662392 A JP2662392 A JP 2662392A JP 2662392 A JP2662392 A JP 2662392A JP H05226666 A JPH05226666 A JP H05226666A
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- Japan
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- silicon
- nitride film
- silicon nitride
- film
- oxide film
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- Pending
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Abstract
(57)【要約】
【目的】シリコン窒化膜中に存在するシリコン原子の組
成比を増加し、書換え電圧の低電圧化、及び書換え回数
の増大を達成した半導体装置の製造方法を提供する。 【構成】半導体基板１上に、下層シリコン酸化膜２、シ
リコン窒化膜３、上層シリコン酸化膜４を形成した後、
シリコン窒化膜３、又は、シリコン窒化膜３上層シリコ
ン酸化膜４との界面に、シリコン原子５をイオン注入
し、シリコン窒化膜３中のシリコン原子５の組成比を増
加する。
成比を増加し、書換え電圧の低電圧化、及び書換え回数
の増大を達成した半導体装置の製造方法を提供する。 【構成】半導体基板１上に、下層シリコン酸化膜２、シ
リコン窒化膜３、上層シリコン酸化膜４を形成した後、
シリコン窒化膜３、又は、シリコン窒化膜３上層シリコ
ン酸化膜４との界面に、シリコン原子５をイオン注入
し、シリコン窒化膜３中のシリコン原子５の組成比を増
加する。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置の製造方法
に係り、特に、ＭＯＮＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ
Ｎｉｔｒｉｄｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔ
ｏｒ）型の半導体不揮発性記憶装置の書換え電圧の低電
圧化、書換え回数の増大を達成した半導体装置の製造方
法に関する。
に係り、特に、ＭＯＮＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ
Ｎｉｔｒｉｄｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔ
ｏｒ）型の半導体不揮発性記憶装置の書換え電圧の低電
圧化、書換え回数の増大を達成した半導体装置の製造方
法に関する。
【０００２】
【従来の技術】従来、ＭＯＮＯＳ型の半導体不揮発性記
憶装置は、ゲート電極と半導体基板との間に、シリコン
酸化膜、シリコン窒化膜、シリコン酸化膜の順からなる
三層構造を有する多層ゲート絶縁膜を介在させた構造を
有している。このＭＯＮＯＳ型の半導体不揮発性記憶装
置は、前記シリコン窒化膜と上層のシリコン酸化膜との
界面に、キャリアを蓄積させた時のしきい値電圧が、電
荷を蓄積させていない時のしきい値電圧よりも高くなる
ことを利用して情報を記憶している。
憶装置は、ゲート電極と半導体基板との間に、シリコン
酸化膜、シリコン窒化膜、シリコン酸化膜の順からなる
三層構造を有する多層ゲート絶縁膜を介在させた構造を
有している。このＭＯＮＯＳ型の半導体不揮発性記憶装
置は、前記シリコン窒化膜と上層のシリコン酸化膜との
界面に、キャリアを蓄積させた時のしきい値電圧が、電
荷を蓄積させていない時のしきい値電圧よりも高くなる
ことを利用して情報を記憶している。
【０００３】即ち、キャリアが前記シリコン窒化膜中の
トラップに多く捕獲されていれば、しきい電圧は高くな
り、読み出し時のゲート電圧では、トランジスタがＯＮ
とはならない。一方、前記シリコン窒化膜中のトラップ
から前記電子が除かれれば、しきい電圧は下がり、前記
トランジスタはＯＮになる。このＯＮ、ＯＦＦの２状態
が“１”、“０”に対応している。
トラップに多く捕獲されていれば、しきい電圧は高くな
り、読み出し時のゲート電圧では、トランジスタがＯＮ
とはならない。一方、前記シリコン窒化膜中のトラップ
から前記電子が除かれれば、しきい電圧は下がり、前記
トランジスタはＯＮになる。このＯＮ、ＯＦＦの２状態
が“１”、“０”に対応している。
【０００４】前記ＭＯＮＯＳ型の半導体不揮発性記憶素
子の書換え電圧の低電圧化と書換え回数の増大を図るた
めには、メモリウィンドウの幅（ＯＮ状態とＯＦＦ状態
とのしきい値の差）を大きくすることが有効であり、こ
のためには、前記キャリアの捕獲断面積又はトラップ密
度を増加することが有効である。そして、前記シリコン
窒化膜中に存在するシリコン原子の組成比を大きくする
ことで、前記捕獲断面積の増加を達成することができる
ことが知られており、前記シリコン原子の組成比を大き
くすることが可能な、シリコン窒化膜の成膜条件の検討
が行われている。
子の書換え電圧の低電圧化と書換え回数の増大を図るた
めには、メモリウィンドウの幅（ＯＮ状態とＯＦＦ状態
とのしきい値の差）を大きくすることが有効であり、こ
のためには、前記キャリアの捕獲断面積又はトラップ密
度を増加することが有効である。そして、前記シリコン
窒化膜中に存在するシリコン原子の組成比を大きくする
ことで、前記捕獲断面積の増加を達成することができる
ことが知られており、前記シリコン原子の組成比を大き
くすることが可能な、シリコン窒化膜の成膜条件の検討
が行われている。
【０００５】
【発明が解決しようとする課題】しかしながら、従来か
ら、前記シリコン窒化膜中に存在するシリコン原子の組
成比を大きくするために有効な、当該シリコン窒化膜の
成膜条件の検討が行われているにもかかわらず、未だ、
前記目的を達成する有効且つ適切な成膜条件が紹介され
ていないという問題があった。
ら、前記シリコン窒化膜中に存在するシリコン原子の組
成比を大きくするために有効な、当該シリコン窒化膜の
成膜条件の検討が行われているにもかかわらず、未だ、
前記目的を達成する有効且つ適切な成膜条件が紹介され
ていないという問題があった。
【０００６】本発明は、このような問題を解決すること
を課題とするものであり、前記シリコン窒化膜中に存在
するシリコン原子の組成比を簡単に大きくし、キャリア
の捕獲断面積書換え電圧の低電圧化及び書換え回数の増
大を達成した半導体装置の製造方法を提供することを目
的とする。
を課題とするものであり、前記シリコン窒化膜中に存在
するシリコン原子の組成比を簡単に大きくし、キャリア
の捕獲断面積書換え電圧の低電圧化及び書換え回数の増
大を達成した半導体装置の製造方法を提供することを目
的とする。
【０００７】
【課題を解決するための手段】この目的を達成するため
に、本発明は、半導体基板上に、下層シリコン酸化膜、
シリコン窒化膜及び上層シリコン酸化膜からなる三層構
造を有する絶縁膜を介して、ゲート電極を形成する半導
体装置の製造方法において、前記シリコン窒化膜、又
は、当該シリコン窒化膜と前記上層シリコン酸化膜との
界面に、シリコン原子をイオン注入することを特徴とす
る半導体装置の製造方法を提供するものである。
に、本発明は、半導体基板上に、下層シリコン酸化膜、
シリコン窒化膜及び上層シリコン酸化膜からなる三層構
造を有する絶縁膜を介して、ゲート電極を形成する半導
体装置の製造方法において、前記シリコン窒化膜、又
は、当該シリコン窒化膜と前記上層シリコン酸化膜との
界面に、シリコン原子をイオン注入することを特徴とす
る半導体装置の製造方法を提供するものである。
【０００８】そして、前記イオン注入は、前記上層シリ
コン酸化膜を形成した後に行うことを特徴とする半導体
装置の製造方法を提供するものである。
コン酸化膜を形成した後に行うことを特徴とする半導体
装置の製造方法を提供するものである。
【０００９】
【作用】請求項１記載の発明によれば、シリコン窒化
膜、又は、シリコン窒化膜と上層シリコン酸化膜との界
面に、シリコン原子をイオン注入することで、当該シリ
コン窒化膜中に存在するシリコン原子の組成比を、簡単
に大きくすることができる。従って、キャリアの捕獲断
面積を増加することができ、ＭＯＮＯＳ型の半導体不揮
発性記憶装置の書換え電圧の低電圧化を達成し、書換え
回数を増大させることができる。
膜、又は、シリコン窒化膜と上層シリコン酸化膜との界
面に、シリコン原子をイオン注入することで、当該シリ
コン窒化膜中に存在するシリコン原子の組成比を、簡単
に大きくすることができる。従って、キャリアの捕獲断
面積を増加することができ、ＭＯＮＯＳ型の半導体不揮
発性記憶装置の書換え電圧の低電圧化を達成し、書換え
回数を増大させることができる。
【００１０】そして、請求項２記載の発明によれば、上
層シリコン酸化膜を形成した後、前記イオン注入を行う
ことで、前記作用に加え、前記上層シリコン酸化膜を形
成する際に、前記シリコン原子が酸化されることがな
い。従って、前記シリコン窒化膜中、又は、当該シリコ
ン窒化膜と前記上層シリコン酸化膜との界面に、イオン
注入したシリコン原子を、当該シリコン窒化膜中に存在
するシリコン原子の組成比を大きくするためにのみ、有
効に使用することができる。このため、キャリアの捕獲
断面積をより増加することができる。また、前記イオン
注入を、上層シリコン酸化膜を介して行うことで、当該
イオン注入による薄膜に対するダメージの増加を防止す
ることができる。そしてさらに、前記シリコン原子は、
前記上層シリコン酸化膜を形成する際にかかる熱等の影
響を受けることがない結果、半導体装置の信頼性も向上
することができる。
層シリコン酸化膜を形成した後、前記イオン注入を行う
ことで、前記作用に加え、前記上層シリコン酸化膜を形
成する際に、前記シリコン原子が酸化されることがな
い。従って、前記シリコン窒化膜中、又は、当該シリコ
ン窒化膜と前記上層シリコン酸化膜との界面に、イオン
注入したシリコン原子を、当該シリコン窒化膜中に存在
するシリコン原子の組成比を大きくするためにのみ、有
効に使用することができる。このため、キャリアの捕獲
断面積をより増加することができる。また、前記イオン
注入を、上層シリコン酸化膜を介して行うことで、当該
イオン注入による薄膜に対するダメージの増加を防止す
ることができる。そしてさらに、前記シリコン原子は、
前記上層シリコン酸化膜を形成する際にかかる熱等の影
響を受けることがない結果、半導体装置の信頼性も向上
することができる。
【００１１】
【実施例】次に、本発明に係る実施例について、図面を
参照して説明する。図１ないし図３は、本発明の実施例
に係る半導体装置の製造工程を示す一部断面図である。
図１に示す工程では、熱酸化法により、半導体基板１上
に、膜厚が１８〜２５Å程度の下層シリコン酸化膜２を
形成する。次に、減圧気相成長法により、前記下層シリ
コン酸化膜２上に、膜厚が８０〜１３０Å程度のシリコ
ン窒化膜３を形成する。次いで、熱酸化法により、前記
シリコン窒化膜３上に、膜厚が４０〜８０Å程度の上層
シリコン酸化膜４を形成する。この工程により、半導体
基板上に、ＯＮＯ膜（下層シリコン酸化膜２、シリコン
窒化膜３、上層シリコン酸化膜４からなる三層構造を有
する絶縁膜）を形成した。
参照して説明する。図１ないし図３は、本発明の実施例
に係る半導体装置の製造工程を示す一部断面図である。
図１に示す工程では、熱酸化法により、半導体基板１上
に、膜厚が１８〜２５Å程度の下層シリコン酸化膜２を
形成する。次に、減圧気相成長法により、前記下層シリ
コン酸化膜２上に、膜厚が８０〜１３０Å程度のシリコ
ン窒化膜３を形成する。次いで、熱酸化法により、前記
シリコン窒化膜３上に、膜厚が４０〜８０Å程度の上層
シリコン酸化膜４を形成する。この工程により、半導体
基板上に、ＯＮＯ膜（下層シリコン酸化膜２、シリコン
窒化膜３、上層シリコン酸化膜４からなる三層構造を有
する絶縁膜）を形成した。
【００１２】次に、図２に示す工程では、図１に示す工
程で得たシリコン窒化膜３に、シリコン原子５を、エネ
ルギー５〜１０ＫｅＶ、ドーズ量１０12〜１０13ｃｍ-2
程度でイオン注入する。このようにすることで、シリコ
ン窒化膜３中に存在するシリコン原子５の組成比を、簡
単に大きくすることができ、トラップ密度（キャリア捕
獲断面積）も大きくすることができる。
程で得たシリコン窒化膜３に、シリコン原子５を、エネ
ルギー５〜１０ＫｅＶ、ドーズ量１０12〜１０13ｃｍ-2
程度でイオン注入する。このようにすることで、シリコ
ン窒化膜３中に存在するシリコン原子５の組成比を、簡
単に大きくすることができ、トラップ密度（キャリア捕
獲断面積）も大きくすることができる。
【００１３】次いで、図３に示す工程では、図２に示す
工程で得た、半導体基板１に、膜厚が３０００〜４５０
０Å程度の多結晶シリコン膜６を形成する。その後、パ
ターニングを行い、ゲート電極を形成する等、所望の工
程を行い、半導体装置を完成する。尚、本実施例では、
上層シリコン酸化膜４を形成した後に、シリコン窒化膜
３にシリコン原子５をイオン注入したが、これに限ら
ず、シリコン窒化膜３にシリコン原子５をイオン注入し
た後で、上層シリコン酸化膜４を形成してもよい。そし
て、この場合は、上層シリコン酸化膜４を形成する際
に、前記シリコン原子５が酸化されることを考慮して、
イオン注入することが望ましい。
工程で得た、半導体基板１に、膜厚が３０００〜４５０
０Å程度の多結晶シリコン膜６を形成する。その後、パ
ターニングを行い、ゲート電極を形成する等、所望の工
程を行い、半導体装置を完成する。尚、本実施例では、
上層シリコン酸化膜４を形成した後に、シリコン窒化膜
３にシリコン原子５をイオン注入したが、これに限ら
ず、シリコン窒化膜３にシリコン原子５をイオン注入し
た後で、上層シリコン酸化膜４を形成してもよい。そし
て、この場合は、上層シリコン酸化膜４を形成する際
に、前記シリコン原子５が酸化されることを考慮して、
イオン注入することが望ましい。
【００１４】また、本実施例では、シリコン窒化膜３
に、シリコン原子５をイオン注入したが、シリコン原子
５は、シリコン窒化膜３と上層シリコン酸化膜４との界
面にイオン注入しても、前記実施例と同様の効果を得る
ことができる。
に、シリコン原子５をイオン注入したが、シリコン原子
５は、シリコン窒化膜３と上層シリコン酸化膜４との界
面にイオン注入しても、前記実施例と同様の効果を得る
ことができる。
【００１５】
【発明の効果】以上説明したように、請求項１記載の発
明によれば、シリコン窒化膜、又は、シリコン窒化膜と
上層シリコン酸化膜との界面に、シリコン原子をイオン
注入することで、当該シリコン窒化膜中に存在するシリ
コン原子の組成比を、簡単に大きくすることができる。
従って、キャリアの捕獲断面積を増加することができ、
ＭＯＮＯＳ型の半導体不揮発性記憶装置の書換え電圧の
低電圧化を達成し、書換え回数を増大させることができ
る。この結果、半導体装置の寿命を向上することができ
る。
明によれば、シリコン窒化膜、又は、シリコン窒化膜と
上層シリコン酸化膜との界面に、シリコン原子をイオン
注入することで、当該シリコン窒化膜中に存在するシリ
コン原子の組成比を、簡単に大きくすることができる。
従って、キャリアの捕獲断面積を増加することができ、
ＭＯＮＯＳ型の半導体不揮発性記憶装置の書換え電圧の
低電圧化を達成し、書換え回数を増大させることができ
る。この結果、半導体装置の寿命を向上することができ
る。
【００１６】そして、請求項２記載の発明によれば、上
層シリコン酸化膜を形成した後、前記イオン注入を行う
ことで、前記効果に加え、前記上層シリコン酸化膜を形
成する際に、前記シリコン原子が酸化されることを防止
すいることができる。従って、前記イオン注入されたシ
リコン原子を、当該シリコン窒化膜中に存在するシリコ
ン原子の組成比を大きくするためにのみ、有効に使用す
ることができる結果、キャリアの捕獲断面積をより増加
することができる。また、前記イオン注入を、上層シリ
コン酸化膜を介して行うことで、当該イオン注入による
薄膜に対するダメージの増加を防止することができる。
そしてさらに、前記シリコン原子は、前記上層シリコン
酸化膜を形成する際にかかる熱等の影響を受けることが
ない。この結果、半導体装置の信頼性も向上することが
できる。
層シリコン酸化膜を形成した後、前記イオン注入を行う
ことで、前記効果に加え、前記上層シリコン酸化膜を形
成する際に、前記シリコン原子が酸化されることを防止
すいることができる。従って、前記イオン注入されたシ
リコン原子を、当該シリコン窒化膜中に存在するシリコ
ン原子の組成比を大きくするためにのみ、有効に使用す
ることができる結果、キャリアの捕獲断面積をより増加
することができる。また、前記イオン注入を、上層シリ
コン酸化膜を介して行うことで、当該イオン注入による
薄膜に対するダメージの増加を防止することができる。
そしてさらに、前記シリコン原子は、前記上層シリコン
酸化膜を形成する際にかかる熱等の影響を受けることが
ない。この結果、半導体装置の信頼性も向上することが
できる。
【図１】本発明の実施例に係る半導体装置の製造工程を
示す一部断面図である。
示す一部断面図である。
【図２】本発明の実施例に係る半導体装置の製造工程を
示す一部断面図である。
示す一部断面図である。
【図３】本発明の実施例に係る半導体装置の製造工程を
示す一部断面図である。
示す一部断面図である。
１ 半導体基板 ２ 下層シリコン酸化膜 ３ シリコン窒化膜 ４ 上層シリコン酸化膜 ５ シリコン原子 ６ 多結晶シリコン膜
Claims (2)
- 【請求項１】 半導体基板上に、下層シリコン酸化膜、
シリコン窒化膜及び上層シリコン酸化膜からなる三層構
造を有する絶縁膜を介してゲート電極を形成する半導体
装置の製造方法において、 前記シリコン窒化膜、又は、当該シリコン窒化膜と前記
上層シリコン酸化膜との界面に、シリコン原子をイオン
注入することを特徴とする半導体装置の製造方法。 - 【請求項２】 前記イオン注入は、前記上層シリコン酸
化膜を形成した後に行うことを特徴とする請求項１記載
の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2662392A JPH05226666A (ja) | 1992-02-13 | 1992-02-13 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2662392A JPH05226666A (ja) | 1992-02-13 | 1992-02-13 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05226666A true JPH05226666A (ja) | 1993-09-03 |
Family
ID=12198600
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2662392A Pending JPH05226666A (ja) | 1992-02-13 | 1992-02-13 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05226666A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20030019259A (ko) * | 2001-08-31 | 2003-03-06 | 가부시끼가이샤 도시바 | 반도체 메모리 셀 및 반도체 기억 장치 |
| JP2009508329A (ja) * | 2005-09-08 | 2009-02-26 | エス．オー．アイ．テック、シリコン、オン、インシュレター、テクノロジーズ | 半導体オン・インシュレータ型のヘテロ構造の製造方法 |
-
1992
- 1992-02-13 JP JP2662392A patent/JPH05226666A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20030019259A (ko) * | 2001-08-31 | 2003-03-06 | 가부시끼가이샤 도시바 | 반도체 메모리 셀 및 반도체 기억 장치 |
| JP2009508329A (ja) * | 2005-09-08 | 2009-02-26 | エス．オー．アイ．テック、シリコン、オン、インシュレター、テクノロジーズ | 半導体オン・インシュレータ型のヘテロ構造の製造方法 |
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