JPH10247694A

JPH10247694A - 不揮発性半導体記憶装置

Info

Publication number: JPH10247694A
Application number: JP9138965A
Authority: JP
Inventors: Akihiro Nakamura; 明弘中村; Yutaka Hayashi; 豊林
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1996-06-04
Filing date: 1997-05-28
Publication date: 1998-09-14
Anticipated expiration: 2017-05-28
Also published as: JP3546644B2

Abstract

(57)【要約】【課題】ＭＯＮＯＳ型等の不揮発性記憶装置は、ＦＧ型
に比べデータ保持特性が悪くセル面積が大きい。また、
リードディスターブを改善する必要がある。【解決手段】半導体のチャネル形成領域１１ａ上に、ト
ンネル膜１２、窒化膜１３ａ、トップ酸化膜１３ｂをゲ
ート電極１４との間に下層から順に積層してなり、トン
ネル膜１２の膜厚Ｔが、基板１１中の電荷がトンネル膜
１２をダイレクトトンネリングする範囲でかつ２．２
（好ましくは３．４）ｎｍ以上である。この場合、トン
ネル膜１２の膜厚増加に応じて、トップ酸化膜１３ｂの
膜厚を従来の４ｎｍより薄く設定して、消去側のトンネ
ル膜１２と書き込み側のトップ酸化膜１３ｂとの電界強
度（膜通過キャリアの遷移量）を均衡させる。好ましく
は、トップ酸化膜１３ｂはトンネル膜１２より薄い。ま
た、窒化膜１３ａは、その化学量論比（Ｓｉ：Ｎ＝３：
４）よりもシリコンの含有比が多い。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、不揮発性記憶装置
に関し、特に半導体基板や、半導体基板表面に形成され
たウェル等のチャネル形成領域上に、トンネル膜、絶縁
膜、ゲート電極を下層から順に積層してなる不揮発性記
憶装置に関する。

【０００２】

【従来の技術】ＭＮＯＳ(Metal-Nitride-Oxide Semicon
ductor) 型やＭＯＮＯＳ(Metal-Oxide-Nitride-Oxide S
emiconductor) 型の不揮発性記憶装置（以下、ＭＩＯＳ
型ともいう）は、ゲート電極が単層であり、ゲート電極
が２層構造であるフローティングゲート（以下、ＦＧと
記す）型の不揮発性記憶装置と比較して単純な素子構造
を有している。図１１には、ＭＯＮＯＳ型の不揮発性記
憶装置の断面図を示す。この図に示すように、ＭＯＮＯ
Ｓ型の不揮発性記憶装置６は、半導体基板１１のチャネ
ル形成領域１１ａ上に、酸化シリコン膜または酸化窒化
膜などからなるトンネル膜１２、窒化シリコン膜１３ａ
とその上層の酸化シリコン膜１３ｂとからなる絶縁膜１
３、ゲート電極１４を下層から順に積層した構造になっ
ている。本発明で「チャネル形成領域」とは、その表面
側内部に、電子または正孔が導電するチャネルが形成さ
れる領域をいい、たとえば、半導体基板そのものの表面
部分、半導体基板表面に形成されたウェルの表面部分
等、各種の形態が存在する。

【０００３】上記ＭＯＮＯＳ型の不揮発性記憶装置にお
けるトンネル膜１２は、その膜厚が記憶素子としての諸
特性を決定する意味で重要であり、例えば一例を挙げる
ならば、Cheng Wang著「Hot Carrier Design Considera
tion for MOS Devices and Circuits 」ｐ．２１９で
は、上記トンネル膜１２の膜厚がＴ＝１．５ｎｍ〜２．
０ｎｍ程度の範囲内に設定されている。これは、上記絶
縁膜１３が窒化シリコン膜１３ａの単層からなるＭＮＯ
Ｓ型の不揮発性記憶装置でも同様である。そして、上記
トンネル膜１２の膜厚は、ＦＧ型の不揮発性記憶装置に
おけるトンネル酸化膜の膜厚と比較して、１／５程度の
薄さである。

【０００４】また、これらＭＩＯＳ型の不揮発性記憶装
置は、上記のようにトンネル膜１２が薄いため、ＦＧ型
の不揮発性記憶装置と比較して低電圧での電荷注入が可
能であり、書き込み特性に優れている。

【０００５】

【発明が解決しようとする課題】しかし、上記ＭＩＯＳ
型の不揮発性記憶装置は、ＦＧ型の不揮発性記憶装置と
比較してデータの保持特性が劣るものであった。一般
に、ＦＧ型の不揮発性記憶装置におけるデータ保持の保
証期間は、１２５℃で１０年である。これに対して、Ｍ
ＩＯＳ型の不揮発性記憶装置におけるデータ保持の保証
期間は、８５℃で１０年である。

【０００６】また、上記ＭＩＯＳ型の不揮発性記憶装置
では、上述のように低電圧での書き込み特性が優れてい
る反面、リードディスターブ、すなわち、読み出し時の
低いゲート電圧で絶縁膜に電荷が蓄積され、これによっ
て誤書き込みが発生するという問題があった。このた
め、各記憶素子ごとに選択トランジスタを個別に設けた
２トランジスタ構成にすることによって、上記リードデ
ィスターブによる誤書き込みの発生を防止してきた。し
たがって、従来のＭＩＯＳ型の不揮発性記憶装置は、各
記憶素子ごとに選択トランジスタを設ける必要のないＦ
Ｇ型の不揮発性記憶装置との比較において、セル面積が
１．５倍以上にもなっていた。

【０００７】本発明は、かかる実情に鑑みてなされ、デ
ータ保持特性およびリードディスターブ耐性を向上させ
た不揮発性半導体記憶装置を提供することを目的とす
る。また、本発明の目的は、リードディスターブ耐性を
向上させることにより、望ましくは更に記憶素子をエン
ハンスメント形とすることにより、選択トランジスタを
設けない、いわゆる１トランジスタセル構成を実現する
ことにある。

【０００８】

【課題を解決するための手段】前記した従来技術の問題
点を解決し、上記目的を達成するために、本発明にかか
る不揮発性半導体記憶装置では、半導体のチャネル形成
領域上にトンネル膜、絶縁膜、ゲート電極を下層から順
に積層してなる不揮発性半導体記憶装置であって、前記
トンネル膜の膜厚は、半導体基板中の電荷が当該トンネ
ル膜をダイレクトトンネリングする範囲でかつ２．２ｎ
ｍ以上であることを特徴とする。

【０００９】上記不揮発性半導体記憶装置では、チャネ
ル形成領域中の電荷がトンネル膜をダイレクトトンネリ
ングする範囲に当該トンネル膜の膜厚が設定されている
ことから、従来と同様な Modified Ｆ−Ｎ（Fowler-Nor
dheim)Tunneling のメカニズムによって上記絶縁膜に電
荷が注入される。また、トンネル膜の膜厚が２．２ｎｍ
以上と従来のＭＩＯＳ型不揮発性記憶装置と比較して厚
いため、このトンネル膜がバリアになって絶縁膜に注入
された電荷が半導体基板中にリークし難くなり、データ
保持特性が向上する。これとともに、読み出しの際の低
いゲート電圧では絶縁膜に電荷が注入されにくくなる。

【００１０】また、上記不揮発性記憶装置において、上
記絶縁膜は化学量論比であるＳｉ₃Ｎ₄（Ｓｉ：Ｎ＝
３：４）よりもシリコンの含有比が多いことを特徴とす
る。

【００１１】上記のようなシリコンの含有比が多い窒化
シリコンで絶縁膜を構成することによって、当該絶縁膜
における電荷のトラップ密度が増加し、当該絶縁膜の導
電性が高くなる。このため、ゲート電極に電圧を印加し
た際には、トンネル膜に対しより強い電界がかかるよう
になり、トンネル膜を従来より厚くすることによる書き
込み／消去時の印加電圧の上昇を低く抑えることができ
る。

【００１２】一方、リードディスターブが起こり難くす
るためには、ＭＯＮＯＳ型の不揮発性記憶装置におい
て、必要な書き込み時のしきい値電圧の変化幅が得られ
る範囲内で、トップ酸化膜厚を薄くするとよい。この場
合、本発明の前記絶縁膜は、前記トンネル膜上の窒化膜
と、当該窒化膜上のトップ酸化膜とから構成され、前記
トップ酸化膜は、トンネル膜の膜厚を２．２ｎｍ以上と
設定し、かつトップ酸化膜の膜厚を、その膜質によって
絶対膜厚は変わるが、キャリアの遷移量という観点から
等価的にトンネル膜の膜厚と同じか、それ以下の膜厚に
設定されていることを他の特徴とする。このことを更に
具体的に定義すると、前記トップ酸化膜は、そのトップ
酸化膜を通過するキャリアの遷移量が前記トンネル膜を
通過するキャリアの遷移量とほぼ等しいか多くなる膜厚
に設定されている。好ましくは、前記トップ酸化膜は、
前記トンネル酸化膜の膜厚より薄い膜厚に設定されてい
る。

【００１３】上述したように、トンネル膜を厚くすると
読み出しの際の低いゲート電圧では絶縁膜に電荷が注入
され難くなる。これに加えて、トップ酸化膜を薄くする
と、データ読み出し時の消去側のトンネル膜と書き込み
側のトップ酸化膜とにかかる電界強度を均衡する方向に
膜厚が調整され、リードディスターブが起こり難くな
る。すなわち、注入された電荷が厚いトップ酸化膜でブ
ロッキングされるようなことがなくなり、特に消去側の
しきい値電圧上昇が抑えられ、読み出し時の誤書き込み
が防止される。これらの構成により、リードディスター
ブが改善されるので、読み出し時に選択トランジスタが
不要となり、いわゆる１トランジスタセルが実現可能と
なる。さらに、トンネル膜を規定の値（３．４ｎｍ）以
上に厚くすると、記憶素子についてエンハンスメント形
の範囲で書き込み、消去動作が可能となり、１トランジ
スタセル構成に有利となる。

【００１４】

【発明の実施の形態】以下、本発明の不揮発性記憶装置
の実施の形態を説明する。ここでは、ＭＩＯＳ型の不揮
発性記憶装置の一つであるＭＯＮＯＳ型の不揮発性記憶
装置を例に、本発明の実施形態を説明する。

【００１５】第１実施形態図１は、ＭＯＮＯＳ型の不揮発性記憶装置の断面図であ
る。図１に示すように、この不揮発性記憶装置１と、従
来のＭＯＮＯＳ型の不揮発性記憶装置とが異なるところ
は、半導体基板の一部をなすチャネル形成領域１１ａ上
のトンネル膜１２の膜厚Ｔにある。なお、先に記述した
チャネル形成領域の定義から明らかなように、チャネル
形成領域１１ａはウェルまたはエピタキシャル成長層や
ＳＯＩの半導体層等に形成される場合もあり得る。

【００１６】従来のＭＩＯＳ型の不揮発性記憶装置で
は、上記トンネル酸化膜の膜厚が通常、１．５〜２．０
ｎｍに設定されていたのに対して、この不揮発性記憶装
置１のトンネル膜１２の膜厚Ｔは、チャネル形成領域１
１ａ中の電荷が当該トンネル膜１２をダイレクトにトン
ネリングする範囲でかつ２．２ｎｍ以上に設定されてい
る。具体的な一例としては、トンネル膜１２は、これに
１０ＭＶ／ｃｍの電界がかけられる条件下において、
２．２ｎｍ〜３．５ｎｍの範囲に設定され、好ましく
は、例えば動作電圧の印加範囲でエンハンスメント形で
のみ動作を可能にする膜厚に設定されている。エンハン
スメント形のみでの動作を可能とするためには、トンネ
ル膜１２を３．４ｎｍ以上の膜厚とすることが望まし
い。なお、上記トンネル膜１２は、熱酸化法、酸窒化法
またはＣＶＤ法等によってチャネル形成領域１１ａの表
面に生成した酸化シリコンや酸化窒化シリコンからな
る。

【００１７】上記構成の不揮発性記憶装置１では、トン
ネル膜１２の膜厚Ｔが、半導体基板１１中の電荷が当該
トンネル膜１２をダイレクトにトンネリングする範囲に
設定されていることから、書き込みの際に絶縁膜１３に
は従来と同様のメカニズム、すなわち Modified Ｆ−Ｎ
Tunnelingによって電荷が注入される。したがって、書
き込み特性を従来と同様に維持できるとともに、従来と
同様にトンネル膜１２にダメージを及ぼすことなく書き
込みを行うことができる。

【００１８】また、上記トンネル膜１２の膜厚Ｔは、
２．２ｎｍ以上と従来のＭＩＯＳ型の不揮発性記憶装置
と比較して厚いため、このトンネル膜１２がバリアにな
って絶縁膜に注入された電荷が半導体基板１１中にリー
クしにくくなる。図２には、トンネル膜１２の膜厚Ｔに
対する不揮発性記憶装置１のデータ保持特性のグラフを
示す。このグラフに示すように、トンネル膜１２の膜厚
Ｔが２．２ｎｍ以上の範囲では、データの保持時間はト
ンネル膜１２の膜厚Ｔに依存して上昇することがわか
る。このため、上述のように、トンネル膜１２の膜厚Ｔ
が２．２ｎｍ以上に設定された不揮発性記憶装置１で
は、従来のトンネル酸化膜の膜厚が１．５〜２．０ｎｍ
に設定されたＭＩＯＳ型の不揮発性記憶装置よりもデー
タ保持特性が良好なものになる。

【００１９】また、上述のようにトンネル膜１２の膜厚
Ｔを厚くしたことによって、読み出しの際の低いゲート
電圧では絶縁膜に電荷が注入されにくくなり、ディスタ
ーブによる誤書き込みが生じにくくなる。これととも
に、絶縁膜１３中にホールが注入されにくくなることか
ら、消去特性がデプレッションになりずらいメモリ特性
が得られる。図３は、ＭＯＮＯＳ型の不揮発性記憶装置
のヒステリシス特性をトンネル膜の膜厚ごとに示したグ
ラフである。ただし、この測定時の不揮発性記憶装置
は、窒化シリコン膜１３ａがアンモニアガスとジクロロ
シランガスとを２２sccm：４０sccmの流量に設定して１
４ｎｍの膜厚で成膜され、トップ酸化膜１３ｂが４．０
ｎｍの膜厚を有するものである。また、しきい値電圧Ｖ
thの測定は、プログラム電圧Ｖppの印加時間を１秒に設
定して行っている。

【００２０】このグラフに示すように、消去側のしきい
値電圧は、トンネル膜１２の膜厚Ｔを厚くすると＋側、
すなわちエンハンスメント形の動作範囲にシフトしてい
く。そして、上記設定の不揮発性記憶装置におけるトン
ネル膜１２の膜厚Ｔについて、図３の実験値を内挿して
求めた３．４ｎｍ以上の範囲では、エンハンスメント
側、すなわちしきい値電圧Ｖthがプラスになる範囲のみ
でのプログラム制御が可能になることが読み取れる。

【００２１】以上のことから、エンハンスメント形のみ
での動作が可能になり、デプレッション形での動作を防
止するための制御回路を設ける必要がなくなる。これと
ともに、各記憶素子ごとに選択トランジスタを個別に設
けた回路構成にする必要はなく、ＮＯＲ型、ＮＡＮＤ
型、ＤＩＮＯＲ型のような回路を構成することが可能に
なる。本発明では、１トランジスタセル構成と呼ぶこと
にする。１トランジスタセル構成では、選択トランジス
タがないぶん従来よりもセル面積を縮小化することがで
きる。

【００２２】また、絶縁膜１３中にホールが注入されに
くくなることから、トンネル膜１２、窒化シリコン膜１
３ａの劣化が防止され、書き込み消去の繰り返し特性が
向上する。

【００２３】また、上記実施形態のＭＯＮＯＳ型の不揮
発性記憶装置１において、電荷の蓄積部になる絶縁膜１
３を構成する窒化シリコン膜１３ａを、化学量論比であ
るＳｉ₃Ｎ₄（Ｓｉ：Ｎ＝３：４）よりもシリコンの含
有比を多くしてもよい。

【００２４】このような構成にした場合、絶縁膜１３に
おける電荷のトラップ密度が増加して、絶縁膜１３の導
電性が向上する。このため、ゲートに印加した際にトン
ネル膜１２により高い電界がかかるようになり、動作電
圧を低電圧化することが可能になる。また、蓄積電荷量
が多くなり、エンハンスメント形のみでの動作が、より
容易になる。

【００２５】図４は、動作電圧として６Ｖの低電圧を印
加した場合におけるＭＯＮＯＳ型の不揮発性記憶装置の
電圧印加時間に対するしきい値電圧Ｖthを、上記窒化シ
リコン膜からなる絶縁膜の成膜条件ごとに示すグラフで
ある。図４（ａ）は書き込み、図４（ｂ）は消去の場合
である。各絶縁膜１３は、ＬＰ−ＣＶＤ（Low-Pressure
Chemical Vapor Deposition)法によって成膜されたも
のであり、成膜の際の反応ガス（アンモニアガスＮＨ₃
とジクロロシランＳｉＨ₂Ｃｌ₂：ＤＣＳ）の流量比を
変化させている。この際、ジクロロシランの流量をほぼ
一定にしてアンモニアガスの流量を変化させている。な
お、成膜時の基板温度は６８０℃に設定した。また、測
定を行った不揮発性記憶装置においては、トンネル膜１
２は２．２ｎｍの膜厚に設定され、トップ酸化膜１３ｂ
の膜厚は４ｎｍに設定されたものである。

【００２６】上記図中におけるグラフは、化学量論比
であるＳｉ₃Ｎ₄（Ｓｉ：Ｎ＝３：４）よりもシリコン
の含有比が多い窒化シリコンが生成される反応ガスの流
量比（ＮＨ₃：ＤＣＳ＝２０：２０）で窒化シリコン膜
１３ａを成膜してなる不揮発性記憶装置に関するもので
ある。また、グラフは、化学量論比であるＳｉ₃Ｎ₄
が生成される反応ガスの流量比（ＮＨ₃：ＤＣＳ＝１５
０：２２）で窒化シリコン膜１３ａを成膜してなる不揮
発性記憶装置に関するものである。さらに、グラフ
は、化学量論比であるＳｉ₃Ｎ₄よりも窒素の含有比が
多い窒化シリコンが生成される反応ガスの流量比（ＮＨ
₃：ＤＣＳ＝６６０：３３）で窒化シリコン膜１３ａを
成膜してなる不揮発性記憶装置に関するものである。

【００２７】これらのグラフ〜に示すように、書き
込み動作においては、シリコンの含有比が多いほど、よ
り短時間の電圧印加でしきい値電圧Ｖthが上昇し、消去
動作においてはシリコンの含有比が多いほど、より短時
間でしきい値電圧Ｖthが降下する。しかも、シリコンの
含有比の増加にともない、急激なしきい値電圧Ｖthの増
加がみられる。このことから、絶縁膜１３を構成する窒
化シリコン膜１３ａにおけるシリコンの含有比を化学量
論比よりも多くすることで、より低電圧での動作が可能
になることがわかる。

【００２８】また、上記のように動作電圧が低電圧化さ
れることから、書き込み消去の際に用いるプログラム回
路のトランジスタを、高耐圧トランジスタとして形成す
る必要がなくなる。このため、例えば読み出しの際に用
いる論理回路のトランジスタと、上記プログラム回路の
トランジスタとを同一工程で形成することが可能にな
る。これにともなって、工程削減ができ、同時にフォト
マスクの枚数削減が可能となる。一例を挙げると、ゲー
トエッチング，しきい値電圧Ｖth調整用のイオン注入，
ドレイン耐圧を上げるためのＳ／Ｄ形成用イオン注入に
用いる各マスク等を減らすことができる。

【００２９】上記実施形態では、本発明をＭＯＮＯＳ型
の不揮発性記憶装置１に適用した場合を例にとって説明
を行った。しかし、本発明は、図５に示すようなＭＮＯ
Ｓ型の不揮発性記憶装置５にも適用可能であり、この場
合も上記実施形態のＭＯＮＯＳ型の不揮発性記憶装置１
と同様に、チャネル形成領域１１ａと絶縁膜１３との間
のトンネル膜１２の膜厚Ｔを設定することとする。

【００３０】第２実施形態本実施形態は、第１実施形態でトンネル膜１２を従来よ
り厚くすることに対応して、トップ酸化膜１３ｂを薄く
し、リードディスターブ耐性を向上させたＭＯＮＯＳ型
の不揮発性記憶装置に関する。図１に示すＭＯＮＯＳ型
の不揮発性記憶装置１は、絶縁膜１３の厚みをＭＮＯＳ
型より薄くでき、プログラム電圧Ｖppを最小にしてい
る。本実施形態では、プログラブ電圧Ｖppを最小に保つ
ために、必要な書き込み時のしきい値電圧Ｖthが得られ
る範囲内で、トンネル膜１２とトップ酸化膜１３ｂの膜
厚の和を余り変化させずに、両者の膜厚を最適化する。

【００３１】以下では、トップ酸化膜１３ｂが４ｎｍ程
度と比較的に厚い従来に近い場合と、逆に薄い（ここで
は、０ｎｍ）場合の問題点をそれぞれ指摘した後、トッ
プ酸化膜１３ｂをトンネル膜１２に対し最適化する。

【００３２】図６は、トップ酸化膜が４ｎｍ程度と比較
的に厚いときのリードディスターブ耐性を示すグラフで
ある。ここでのトンネル膜１２は、その膜厚が２．３ｎ
ｍと図２のデータ保持時間が上昇し始める変曲点付近で
ある。電気的なストレス条件としては、ソースおよびド
レインをＧＮＤにし、ゲート電圧Ｖg を０Ｖ〜５Ｖまで
変化させている。また、ＲＴＮ(Rapid Thermal Nitriza
tion) を行っており、条件的には厳しいものとなってい
る。この条件下、図６は、書き込み状態および消去状態
のしきい値電圧Ｖthの変化を、ストレス印加時間の経過
でプロットしたものである。Ｖg ＝０Ｖがデータ保持時
間の測定時（図２）と同じ条件であり、書き込み側で既
に劣化が始まっている。また、実際の使われかたでは、
電源電圧が３Ｖの場合はＶg ＝２〜３Ｖ程度であり、こ
のときの劣化はみられない。しかし、より差を明確にす
るためにＶg ＝５Ｖとすると、消去側のしきい値電圧Ｖ
thが大幅に上昇し、リードディスターブ耐性が劣化して
いることがわかる。

【００３３】この消去側のしきい値電圧Ｖthの上昇は、
トンネル膜１２の膜厚に対して、トップ酸化膜１３ｂが
厚いことに起因する。すなわち、トンネル膜１２が２．
３ｎｍと未だ薄くトップ酸化膜１３ｂが４ｎｍと厚すぎ
ると、トンネル膜１２にかかる電界が、蓄積されている
正孔（ホール）の電荷量分だけトップ側よりきつくな
る。消去時に、溜まっている電荷がホールの場合のしき
い値電圧Ｖthが上昇するメカニズムは、まず蓄積されて
いるホールがチャネル形成領域１１ａに抜けるが、厚い
トップ酸化膜１３ｂ側からはホールが注入されにくい一
方で基板側へは抜けやすく、膜中のホールの蓄積量が減
少する結果、しきい値電圧Ｖthが上昇する。前記のよう
に、トンネル膜１２にかかる電界がトップ酸化膜１３ｂ
にかかる電界より大きいと、このホールの放出が効率よ
く行われ、図６に示したようにリードディスターブ特性
が早く劣化する。

【００３４】書き込み側の溜まっている電荷が電子の場
合にも同様で、トンネル膜１２にかかる電界は消去時に
トンネル膜１２にかかる電界より小さいが、蓄積電子は
厚いトップ酸化膜１３ｂにブロックされて抜けにくい一
方で、膜厚が薄くてしかも電界がきついトンネル膜１２
を介して基板側から電子が効率よく注入される。この結
果、絶縁膜１３中の電子の蓄積量が増大し、しきい値電
圧Ｖthが上昇する。

【００３５】先に説明した図３は、トンネル膜厚が異な
るものを同一グラフにプロットしたヒステリシス特性で
あった。これに対し、図７には、トップ酸化膜厚を変化
させたときのヒステリシス特性を示す。この測定時のト
ンネル膜１２は３．０ｎｍとやや厚く、トップ酸化膜１
３ｂを６．５ｎｍから０ｎｍまで変化させている。しき
い値電圧Ｖthの測定は、図３と同様、プログラム電圧Ｖ
ppの印加時間を１秒に設定して行っている。このグラフ
からは、トップ酸化膜１３ｂの膜厚を薄くすると、図３
とは逆に書き込み時のヒステリシスカーブが下方シフト
し、書き込み／消去でしきい値電圧差がとれなくなるこ
とがわかる。ただし、実用上、しきい値電圧差は、例え
ば０．５〜２Ｖは必要であることから、この図７からは
トップ酸化膜１３ｂを全く無くすとメモリ特性上問題で
あることがわかる。また、実用上のしきい値電圧差０．
５〜２Ｖを確保するためには、トップ酸化膜１３ｂの膜
厚が従来の４ｎｍより薄くてもよいことがわかり、しか
も、その時のプログラム電圧Ｖppは同じしきい値電圧差
を得るためには低下できることがわかる。なお、ＭＮＯ
Ｓ型の不揮発性記憶装置の場合は、窒化シリコン膜を更
に厚くしてトップ酸化膜がなくてもメモリ特性がとれる
構造としている。

【００３６】このトップ酸化膜１３ｂの薄膜化に伴うプ
ログラム時の最大しきい値電圧差の低下というメモリ特
性の劣化は、トップ酸化膜１３ｂが薄すぎるとトップ側
にかかる電界がきつくなり、プログラム電圧Ｖppの上昇
にともなって注入された電子がトップ側から抜けていく
ことから起こる。また、リードディスターブ特性の点か
らは、トップ酸化膜１３ｂの薄膜化によりトップ側の電
界がきつくなると、トンネル膜１２側の電界は緩和され
て消去側のリードディスターブマージンは向上するが、
今度は、この書き込み側のしきい値電圧Ｖthの低下によ
って、書き込み側のリードディスターブ特性は低下す
る。次の図８および図９でこの点を示す。

【００３７】図８および図９は、トンネル膜厚に対して
トップ酸化膜厚が最適に近いときのリードディスターブ
耐性を示すグラフである。ここで、図８は書き込み側、
図９は消去側を示す。この測定時のトンネル膜１２は
３．０３ｎｍとやや厚くしている。この膜厚増加に応じ
て、トップ酸化膜１３ｂを従来の４ｎｍより薄く、さら
にトンネル膜１２よりも薄い２．６４ｎｍにしている。
この両方の膜厚の和は、図６の場合よりやや薄いものの
さほど大きくは変化させていないため、書き込み電圧の
増加は起きていない。また、ストレス条件等は、図６の
場合と同様である。Ｖg ＝５Ｖで図６と比較すると、書
き込み側のしきい値電圧Ｖthが低下傾向にある一方で、
消去側のしきい値電圧Ｖth上昇が大幅に改善されてい
る。また、トンネル膜１２を図６の場合よりも厚くした
こと、及び書き込み側のしきい値電圧Ｖthを図６の場合
よりも、実用的なしきい値電圧が得られる範囲で低くし
たことによって、書き込み側のデータ保持（Ｖg ＝０
Ｖ）が良くなっている。

【００３８】図１０は、データ保持時と読み出し状態の
エネルギーバンドを、書き込み側と消去側で対比させて
模式的に示す説明図である。なお、ここでは便宜上、消
去側の電荷を電子として説明する。トンネル膜厚に対す
るトップ酸化膜の最適化は、図１０の読み出し状態のエ
ネルギーバンドに示すように、書き込み側のトップ酸化
膜１３ｂにかかる電界強度と消去側のトンネル膜１２に
かかる電界強度とを均衡させるように行なう。両者の電
界強度を等しくするのが好ましいが、より電界強度を近
づける方向であればゲートディスターブマージンがそれ
だけ大きくなる効果が得られる。

【００３９】このときの消去側は、トンネル膜１２を厚
くしたことによって、従来より電界が緩和され障壁電位
の高さと膜厚できまるトンネリング効果が低下し、消去
側の読み出し時の基板から窒化シリコン膜１３ａへの電
子の注入量が抑制され、ディスターブが改善される。こ
のとき、トップ酸化膜１３ｂの膜厚を、電界がよりきつ
いトンネル膜１２より薄く設定すると、注入された電荷
量とほぼ等しい量の電荷をゲート電極側に消失させるこ
とができる。また、書き込み側は、トップ酸化膜１３ｂ
を４ｎｍより薄くしたことによって、従来より電界がき
つくなり、電子がゲート電極側に多少抜けていく。図８
のＶg ＝５Ｖでの低下傾向は、この蓄積電荷がゲート電
極側に抜けることを反映したものである。このしきい値
電圧の低下と、ゲート電圧０Ｖでのデータ保持時の低下
の何れか低くなった方の特性でデバイスの寿命が決ま
る。このため、書き込み値でのゲート電圧０Ｖでの特性
と、実使用時のゲート電圧３Ｖ程度での特性劣化が一致
するまで、トップ酸化膜１３ｂは薄膜化できることとな
る。また、トンネル膜１２とトップ酸化膜１３ｂの膜厚
合計を従来と余り変えないことで、プログラム電圧Ｖpp
の上昇は最小限に抑えられている。

【００４０】

【発明の効果】以上説明したように、本発明の不揮発性
記憶装置によれば、ＭＩＯＳ型の不揮発性記憶装置にお
いてトンネル膜の膜厚を半導体基板中の電荷が当該トン
ネル膜をダイレクトにトンネリングする範囲でかつ２．
２ｎｍ以上にすることで、従来のＭＩＯＳ型の不揮発性
記憶装置よりもデータの保持特性が向上する。これとと
もに、読み出しの際の低いゲート電圧では絶縁膜に電荷
が注入されにくくなることから、ディスターブの発生を
抑えることができ、回路を単一トランジスタ構成にする
ことが可能になる。したがって、セル面積の縮小化を図
ることができる。また、従来のModified Ｆ−Ｎ Tunne
lingのメカニズムにより、書き込み特性の劣化を少なく
できる。さらにホールの注入が抑えられるため、書き込
み消去の繰り返し特性の向上が図られる。

【００４１】また、上記不揮発性記憶装置において、化
学量論比であるＳｉ₃Ｎ₄（Ｓｉ：Ｎ＝３：４）よりも
シリコンの含有比が多い窒化シリコン膜を絶縁膜に用い
た場合には、絶縁膜の導電性の向上を図ることが可能に
なり、動作電圧を低電圧化することができる。

【００４２】トンネル膜を厚くすることに対応して、ト
ップ酸化膜を従来の４ｎｍより薄くすると、両方の膜に
かかる電界を均衡させることができ、特に消去側のしき
い値電圧の上昇を抑え、リードディスターブに強いデバ
イスとすることができ、また、プログラム電圧を低下さ
せることができる。このとき、トップ酸化膜は、ヒステ
リシス特性（しきい値電圧の変化幅）が十分に確保でき
る範囲で、かつ、書き込み側のゲート電圧０Ｖでのしき
い値の低下と使用電圧をゲートに印加した際のしきい値
の低下とが一致する範囲で薄膜化できる。

【００４３】以上より、データ保持特性およびリードデ
ィスターブ耐性を向上させた不揮発性半導体記憶装置を
提供することが可能となる。

【図面の簡単な説明】

【図１】本発明の実施形態にかかるＭＯＮＯＳ型不揮発
性記憶装置の概略断面図である。

【図２】トンネル膜の膜厚に対するデータの保持時間を
示すグラフである。

【図３】トンネル膜厚を変えてプロットしたヒステリシ
スを示すグラフである。

【図４】窒化シリコン膜の組成を変えてプロットした電
圧印加時間としきい値電圧との関係を示す図である。

【図５】本発明が適用可能な他の形態の不揮発性記憶装
置（ＭＮＯＳ型）の概略断面図である。

【図６】トップ酸化膜が４ｎｍと厚い場合のリードディ
スターブ耐性を示すグラフである。

【図７】トップ酸化膜厚を変えてプロットしたヒステリ
シスを示すグラフである。

【図８】トンネル膜厚に対してトップ酸化膜厚が最適に
近いときの書き込み側のリードディスターブ耐性を示す
グラフである。

【図９】トンネル膜厚に対してトップ酸化膜厚が最適に
近いときの消去側のリードディスターブ耐性を示すグラ
フである。

【図１０】データ保持時と読み出し状態のエネルギーバ
ンドを、書き込み側と消去側で対比させて示す図であ
る。

【図１１】従来のＭＯＮＯＳ型の不揮発性記憶装置の概
略断面図である。

【符号の説明】

１，５…不揮発性記憶装置、１１…半導体基板、１１ａ
…チャネル形成領域、１２…トンネル膜、１３…絶縁
膜、１３ａ…窒化シリコン膜（窒化膜）、１３ｂ…トッ
プ酸化膜、１４…ゲート電極、Ｔ…トンネル膜の膜厚。

Claims

【特許請求の範囲】

【請求項１】半導体のチャネル形成領域上に、トンネル
膜、絶縁膜、ゲート電極を下層から順に積層してなる不
揮発性半導体記憶装置であって、前記トンネル膜の膜厚は、半導体基板中の電荷が当該ト
ンネル膜をダイレクトトンネリングする範囲でかつ２．
２ｎｍ以上とすることにより、１トランジスタセル構成
とした不揮発性半導体記憶装置。
【請求項２】前記絶縁膜は窒化シリコンからなり、当該窒化シリコンは、化学量論比であるＳｉ₃Ｎ₄（Ｓ
ｉ：Ｎ＝３：４）よりもシリコンの含有比が多い請求項
１記載の不揮発性半導体記憶装置。
【請求項３】前記トンネル膜は、その膜厚が３．４ｎｍ
以上である請求項１記載の不揮発性半導体記憶装置。
【請求項４】半導体のチャネル形成領域上に、トンネル
膜、絶縁膜、ゲート電極を下層から順に積層してなる不
揮発性半導体記憶装置であって、前記絶縁膜は、前記トンネル膜上の窒化膜と、当該窒化
膜上のトップ酸化膜とから構成され、前記トップ酸化膜の膜厚は、そのトップ酸化膜を通過す
るキャリアの遷移量が前記トンネル膜を通過するキャリ
アの遷移量とほぼ等しいか多くなる膜厚に設定されてい
る不揮発性半導体記憶装置。
【請求項５】前記トップ酸化膜は、前記トンネル膜の膜
厚より薄い膜厚に設定されている請求項４に記載の不揮
発性半導体記憶装置。
【請求項６】前記絶縁膜は窒化シリコンからなり、当該窒化シリコンは、化学量論比であるＳｉ₃Ｎ₄（Ｓ
ｉ：Ｎ＝３：４）よりもシリコンの含有比が多い請求項
４記載の不揮発性半導体記憶装置。
【請求項７】前記トンネル膜は、その膜厚が３．４ｎｍ
以上である請求項４記載の不揮発性半導体記憶装置。