JP2007294935A - 不揮発性半導体記憶装置 - Google Patents

Abstract

【課題】書き込み特性及び電荷保持特性に優れた不揮発性半導体記憶装置を提供することを目的とする。また、書込み電圧を低減することが可能な不揮発性半導体記憶装置を提供することを目的とする。
【解決手段】絶縁表面上に互いに離間して形成された一対の不純物領域の間にチャネル形成領域を有する半導体層と、半導体層または半導体基板の上層部であってチャネル形成領域と略重なる位置に、第１の絶縁層、電荷蓄積層、第２の絶縁層、制御ゲートを有する不揮発性半導体記憶装置である。電荷蓄積層は絶縁性であり、かつ電荷をトラップすることが可能な層で形成される。
【選択図】図１

Description

本発明は、電気的に書き込み、読み出し及び消去が可能な不揮発性半導体記憶装置並びにその作製方法に関する。特に当該不揮発性半導体記憶装置における電荷蓄積層の構成に関する。

データを電気的に書き換えが可能であり、電源を切ってもデータを記憶しておくことのできる不揮発性メモリの市場が拡大している。不揮発性メモリは、ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）と類似の構造を有し、電荷を長期間蓄積することのできる領域がチャネル形成領域上に設けられているところに特徴がある。この電荷蓄積領域は絶縁層上に形成され、周囲と絶縁分離されていることから浮遊ゲートとも呼ばれている。浮遊ゲート上には、さらに絶縁層を介して制御ゲートを備えている。

このような構造を有する所謂浮遊ゲート型の不揮発性メモリは、制御ゲートに印加する電圧により、浮遊ゲートに電荷を蓄積させ、また放出させる動作が行われる。すなわち浮遊ゲートに保持させる電荷の出し入れにより、データを記憶する仕組みになっている。具体的に、浮遊ゲートへの電荷の注入や引き抜きは、チャネル形成領域が形成される半導体層と、制御ゲートの間に高電圧を印加して行われている。このときチャネル形成領域上の絶縁層には、ファウラー−ノルドハイム（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ）型（Ｆ−Ｎ型）トンネル電流（ＮＡＮＤ型）や、熱電子（ＮＯＲ型）が流れると言われている。このことより当該絶縁層は、トンネル絶縁層とも呼ばれている。

浮遊ゲート型の不揮発性メモリは、信頼性を保証するために、浮遊ゲートに貯えた電荷を１０年以上保持できる特性が要求されている。そのためトンネル絶縁層には、トンネル電流が流れる厚さで形成しつつ、電荷が漏れてしまわないように、高い絶縁性が求められている。

また、トンネル絶縁層上に形成される浮遊ゲートは、チャネル形成領域が形成される半導体層と同じ半導体材料であるシリコンで形成されている。具体的には、浮遊ゲートを多結晶シリコンで形成する方法が普及しており、例えば４００ｎｍの厚さにポリシリコン膜を堆積して形成したものが知られている（特許文献１参照）。
特開２０００−５８６８５号公報（第７頁、第７図）

不揮発性メモリ素子の浮遊ゲートは多結晶シリコンで形成されているので、同じシリコン材料で形成される半導体層（チャネル形成領域）の伝導帯の底のエネルギーレベルが同じとなる。むしろ浮遊ゲートの多結晶シリコンの厚さを薄膜化しようとすると、伝導帯の底のエネルギーレベルがチャネル形成領域を形成する半導体層よりも高くなってしまう。このようなエネルギーレベルの差が生じると、半導体層から浮遊ゲートに電子が注入されにくくなってしまい、書き込み電圧が高くなってしまう。このため、浮遊ゲートを多結晶シリコンで形成する不揮発性メモリにおいて、書き込み電圧を少しでも下げるためには、当該浮遊ゲートにリン、ヒ素などのｎ型不純物を添加してフェルミ準位を伝導帯側にシフトさせる必要がある。

浮遊ゲートと半導体層の間に設けるゲート絶縁層に関しては、低電圧で書き込むためには当該トンネル絶縁層の厚さを薄くすればよいがその一方で、浮遊ゲートの電荷を長期間安定的に保持させるためには、電荷の漏洩や不純物の侵入を防ぐために厚さを厚くする必要がある。

このような現状から、従来の不揮発性メモリにおいて、情報を書き込むためには高い書き込み電圧が必要とされている。また、電荷保持特性や、繰り返しの書き換えによる劣化に対しては、冗長メモリセルの搭載やコントローラの工夫により、エラー検出及びエラー訂正を行うなどの対処をして信頼性を確保している。

そこで本発明は、書き込み特性及び電荷保持特性に優れた不揮発性半導体記憶装置を提供することを目的とする。また、書込み電圧を低減することが可能な不揮発性半導体記憶装置を提供することを目的とする。

本発明は、互いに離間して形成された一対の不純物領域の間にチャネル形成領域を有する半導体層または半導体基板と、半導体層または半導体基板の上層部であってチャネル形成領域と略重なる位置に、第１の絶縁層、電荷蓄積層、第２の絶縁層、制御ゲートを有する不揮発性半導体記憶装置である。本発明において、電荷蓄積層は絶縁性であり、かつ電荷をトラップすることが可能な層で形成される。

電荷蓄積層を形成する材料として、窒化ゲルマニウム、酸化ゲルマニウム、酸素が添加された窒化ゲルマニウム、窒素が添加された酸化ゲルマニウム、酸素及び水素が添加された窒化ゲルマニウム、窒素及び水素が添加された酸化ゲルマニウム等のゲルマニウム化合物等の一又は複数を選択することができる。

また、電荷蓄積層として上記ゲルマニウム化合物で形成される層中に粒子が含まれた層で形成することができる。電荷蓄積層中に含まれる粒子のバンドギャップは、半導体層のバンドギャップより小さいことが好ましい。例えば、電荷蓄積層に含まれる粒子のバンドギャップと、半導体層のバンドギャップは、０．１ｅＶ以上の差があって、前者の方が小さいことが好ましい。

電荷蓄積層に含まれる粒子材料として、代表的にはゲルマニウム若しくはゲルマニウム化合物であることが好ましい。電荷蓄積層に含まれる粒子を形成する材料のゲルマニウム化合物としては、シリコンゲルマニウム合金等がある。

また、第１の絶縁層は、半導体層または半導体基板の表面をプラズマ処理による固相酸化若しくは固相窒化で形成することが好ましい。当該手法により形成した絶縁層は、緻密で絶縁耐圧が高く信頼性に優れているため、厚さを薄く形成することが可能であり、電荷蓄積層に電荷を注入するためのトンネル絶縁層である第１の絶縁層に適している。

本発明に係る不揮発性半導体記憶装置において、半導体層は絶縁表面上に形成され、島状に分離していることが好ましい。少なくとも、記憶素子を形成する半導体層と、ロジック回路を形成する半導体層は分割されていることが好ましい。すなわち本発明は、互いに離間して形成された一対の不純物領域の間にチャネル形成領域を有する半導体層と、半導体層の上層部であってチャネル形成領域と略重なる位置に、第１の絶縁層、電荷蓄積層、第２の絶縁層、制御ゲートを有する不揮発性半導体記憶装置であって、絶縁表面に半導体層が形成されたものを含んでいる。

半導体領域（半導体層または半導体基板）上にトンネル絶縁層として機能する第１の絶縁層を介して電荷蓄積層を形成する場合に、絶縁性を有するゲルマニウム化合物で形成される層や、絶縁性を有するゲルマニウム化合物で形成される層中にゲルマニウムを含む粒子が分散された層を用いることにより、電荷蓄積層に電荷を保持するサイト（トラップやドット）を多数有するため、電荷を保持しやすい。また、電荷蓄積層は絶縁性であるため、第１の絶縁層に欠陥があったとしても、電荷蓄積層で保持された電荷が半導体層に漏洩することを低減することが可能である。その結果、電荷蓄積層における電荷保持性を向上させるとともに、第１の絶縁層の厚さを薄くすることが可能であるため、低電圧で高効率な書き込みをすることができる。

また、シリコン系と合致する材料を用いて電荷蓄積層を形成することにより、生産性を損なうことなく特性の優れた不揮発性半導体記憶装置を製造することができる。ゲルマニウムはシリコンと同じ周期表第１４族の材料であり、半導体であるので、製造設備に負担を強いることなく、薄膜の微細加工を行うことができる。

本発明の実施の形態について、図面を用いて以下に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する本発明の構成において、同じものを指す符号は異なる図面間で共通して用いる場合がある。

図１は本発明に係る不揮発性半導体記憶装置の主要な構成を説明するための断面図である。図１（Ａ）は、特に不揮発性メモリ素子の要部を示している。この不揮発性メモリ素子は、絶縁表面を有する基板１０を用いて作製されている。絶縁表面を有する基板１０としては、ガラス基板、石英基板、サファイア基板、セラミック基板、表面に絶縁層が形成された金属基板などを用いることができる。

この絶縁表面を有する基板１０上に半導体層１４が形成されている。基板１０と半導体層１４の間には、下地膜として機能する絶縁層１２を設けても良い。この絶縁層１２は、基板１０から半導体層１４へアルカリ金属などの不純物が拡散して汚染することを防ぐものであり、ブロッキング層として適宜設ければ良い。

絶縁層１２としては、ＣＶＤ法やスパッタリング法等を用いて、酸化珪素、窒化珪素、酸素と窒素を含有した珪素（酸窒化珪素）等の絶縁材料を用いて形成する。例えば、絶縁層１２を２層の構造とする場合、第１層目の絶縁層として酸窒化珪素層を形成し、第２層目の絶縁層として第１層目の酸窒化珪素層と組成の異なる酸窒化珪素層を形成するとよい。また、第１層目の絶縁層として窒化珪素層を形成し、第２層目の絶縁層として酸化珪素層を形成してもよい。

半導体層１４は、単結晶半導体又は多結晶半導体で形成された薄膜を用いることが好ましい。例えば、基板１０上にスパッタリング法、プラズマＣＶＤ法若しくは減圧ＣＶＤ法によって基板１０の全面に形成された半導体層を結晶化させた後、選択的にエッチングして半導体層１４を複数形成することができる。すなわち、素子分離の目的から、絶縁表面に島状の半導体層を複数形成し、該半導体層を用いて一又は複数の不揮発性メモリ素子を形成することが好ましい。半導体材料としては、シリコンが好ましく、その他にシリコンゲルマニウム半導体を用いることもできる。半導体膜の結晶化法としては、レーザー結晶化法、瞬間熱アニール（ＲＴＡ）又はファーネスアニール炉を用いた熱処理による結晶化法、結晶化を助長する金属元素を用いる結晶化法又はこれら方法を組み合わせて行う方法を採用することができる。

このように、絶縁表面に形成された半導体層を島状に分離形成することで、同一基板上にメモリ素子アレイと周辺回路を形成した場合にも、有効に素子分離をすることができる。すなわち、１０Ｖ〜２０Ｖ程度の電圧で書き込みや消去を行う必要のあるメモリ素子アレイと、３Ｖ〜７Ｖ程度の電圧で動作してデータの入出力や命令の制御を主として行う周辺回路を同一基板上に形成した場合でも、各素子に印加する電圧の違いによる相互の干渉を防ぐことができる。

半導体層１４にはｐ型不純物が注入されていても良い。ｐ型不純物として、例えばホウ素が用いられ、５×１０^１５ａｔｏｍｓ／ｃｍ^３〜１×１０^１６ａｔｏｍｓ／ｃｍ^３程度の濃度で添加されていても良い。これは、トランジスタのしきい値電圧を制御するためのものであり、チャネル形成領域に添加されることで有効に作用する。チャネル形成領域は、後述するゲート２６と略重なる領域に形成されるものであり、半導体層１４の一対の不純物領域１８の間に位置するものである。

一対の不純物領域１８は不揮発性メモリ素子においてソース領域及びドレイン領域として機能する領域である。一対の不純物領域１８はｎ型不純物であるリン若しくはヒ素をピーク濃度で約１０^２１ａｔｏｍｓ／ｃｍ^３で添加することで形成される。

半導体層１４上には第１の絶縁層１６、電荷蓄積層２０、第２の絶縁層２２、制御ゲート電極２４が積層して形成されるが、本明細書では、電荷蓄積層２０から制御ゲート電極２４まで積層構造をゲート２６と呼ぶことがある。

第１の絶縁層１６は、不揮発性メモリ素子においてトンネル絶縁層として機能しうる。第２の絶縁層２２は、不揮発性メモリ素子においてコントロール絶縁層として機能しうる。第１の絶縁層１６は酸化珪素若しくは酸化珪素と窒化珪素の積層構造で形成する。第１の絶縁層１６は、プラズマＣＶＤ法や減圧ＣＶＤ法により絶縁層を堆積することで形成しても良いが、好ましくはプラズマ処理による固相酸化若しくは固相窒化で形成すると良い。半導体層（代表的にはシリコン層）を、プラズマ処理により酸化又は窒化することにより形成した絶縁層は、緻密で絶縁耐圧が高く信頼性に優れているためである。第１の絶縁層１６は、電荷蓄積層２０に電荷を注入するためのトンネル絶縁層として用いるので、このように丈夫であると厚さを薄くしても、絶縁性を保つことが可能であるため好ましい。この第１の絶縁層１６は１ｎｍ以上１０ｎｍ以下、好ましくは１ｎｍ以上５ｎｍ以下の厚さに形成することが好ましい。例えば、ゲート長を６００ｎｍとする場合、第１の絶縁層１６は１ｎｍ以上３ｎｍ以下の厚さに形成することができる。

プラズマ処理による固相酸化処理若しくは固相窒化処理として、マイクロ波（代表的には２．４５ＧＨｚ）で励起され、電子密度が１×１０^１１ｃｍ^−３以上１×１０^１３ｃｍ^−３以下、且つ電子温度が０．５ｅＶ以上１．５ｅＶ以下のプラズマを利用することが好ましい。固相酸化処理若しくは固相窒化処理において、５００℃以下の温度において、緻密な絶縁層を形成すると共に実用的な反応速度を得るためである。

このプラズマ処理により半導体層１４の表面を酸化する場合には、酸素雰囲気下（例えば、酸素（Ｏ_２）又は一酸化二窒素（Ｎ_２Ｏ）と希ガス（Ｈｅ、Ｎｅ、Ａｒ、Ｋｒ、Ｘｅの少なくとも一つを含む）雰囲気下、若しくは酸素又は一酸化二窒素と水素（Ｈ_２）と希ガス雰囲気下）で行う。また、プラズマ処理により窒化をする場合には、窒素雰囲気下（例えば、窒素（Ｎ_２）と希ガス（Ｈｅ、Ｎｅ、Ａｒ、Ｋｒ、Ｘｅの少なくとも一つを含む）雰囲気下、窒素と水素と希ガス雰囲気下、若しくはＮＨ_３と希ガス雰囲気下）でプラズマ処理を行う。希ガスとしては、例えばＡｒを用いることができる。また、ＡｒとＫｒを混合したガスを用いてもよい。

図１５にプラズマ処理を行うための装置の構成例を示す。このプラズマ処理装置は、基板１０を配置するための支持台８０と、ガスを導入するためのガス供給部７６、ガスを排気するために真空ポンプに接続する排気口７８、アンテナ７２、誘電体板７４、プラズマ発生用のマイクロ波を供給するマイクロ波供給部８４を有している。また、支持台８０に温度制御部８２を設けることによって、基板１０の温度を制御することも可能である。

以下に、プラズマ処理について説明する。なお、プラズマ処理とは、半導体基板、絶縁層、導電層に対する酸化処理、窒化処理、酸窒化処理、水素化処理、表面改質処理を含んでいる。これらの処理は、その目的に応じて、ガス供給部７６から供給するガスを選択すれば良い。

酸化処理若しくは窒化処理を行うには以下のようにすれば良い。まず、処理室内を真空にし、ガス供給部７６から酸素又は窒素を含むプラズマ処理用ガスを導入する。基板１０は室温若しくは温度制御部８２により１００℃〜５５０℃に加熱する。なお、基板１０と誘電体板７４との間隔は、２０ｎｍ〜８０ｍｍ（好ましくは２０ｎｍから６０ｍｍ）程度である。次に、マイクロ波供給部８４からアンテナ７２にマイクロ波を供給する。そしてマイクロ波をアンテナ７２から誘電体板７４を通して処理室内に導入することによって、プラズマ８６を生成する。マイクロ波の導入によりプラズマの励起を行うと、低電子温度（３ｅＶ以下、好ましくは１．５ｅＶ以下）で高電子密度（１×１０^１１ｃｍ^−３以上）のプラズマを生成することができる。この高密度プラズマで生成された酸素ラジカル（ＯＨラジカルを含む場合もある）及び／又は窒素ラジカル（ＮＨラジカルを含む場合もある）によって、半導体基板の表面を酸化又は窒化することができる。プラズマ処理用ガスにアルゴンなどの希ガスを混合させると、希ガスの励起種により酸素ラジカルや窒素ラジカルを効率良く生成することができる。この方法は、プラズマで励起した活性なラジカルを有効に使うことにより、５００℃以下の低温で固相反応による酸化、窒化をすることができる。

図１において、プラズマ処理により形成される好適な第１の絶縁層１６の一例は、酸化雰囲気下のプラズマ処理により半導体層１４表面に３ｎｍ以上６ｎｍ以下の厚さで酸化珪素層を形成し、その後窒素雰囲気下でその酸化珪素層の表面を窒化プラズマで処理した窒素プラズマ処理層を形成する。具体的には、まず、酸素雰囲気下でのプラズマ処理により半導体層１４上に３ｎｍ以上６ｎｍ以下の厚さで酸化珪素層を形成する。その後、続けて窒素雰囲気下でプラズマ処理を行うことにより酸化珪素層及び電荷蓄積層の界面、又は表面近傍に窒素濃度の高い窒素プラズマ処理層を設ける。なお、表面近傍とは、酸化珪素層の表面から概略０．５ｎｍ以上１．５ｎｍ以下の深さをいう。例えば、窒素雰囲気下でプラズマ処理を行うことによって、酸化珪素層１６ａの表面から概略１ｎｍの深さに窒素を２０〜５０原子％の割合で含有した構造となる。

半導体層１４の代表例としての珪素層の表面をプラズマ処理で酸化することで、界面に歪みのない緻密な酸化層を形成することができる。また、当該酸化層をプラズマ処理で窒化することで、表層部の酸素を窒素に置換して窒化層を形成すると、さらに緻密化することができる。それにより絶縁耐圧が高い絶縁層を形成することができ、絶縁層をより薄く形成することが可能となる。また、プラズマ処理により窒化をすることにより、不揮発性メモリ素子においてホール伝導性が高まり消去しやすくなる利点がある。

いずれにしても、上記のようなプラズマ処理による固相酸化処理若しくは固相窒化処理を用いることで、耐熱温度が７００℃以下のガラス基板を用いても、９５０℃〜１０５０℃で形成される熱酸化膜と同等な絶縁層を得ることができる。すなわち、不揮発性メモリ素子のトンネル絶縁層として信頼性の高いトンネル絶縁層を形成することができる。

電荷蓄積層２０は第１の絶縁層１６上に形成される。電荷蓄積層２０は、絶縁性であり、電荷を保持するトラップを有する層であることが好ましい。このような材料の代表例として、代表的にはゲルマニウム化合物がある。ゲルマニウム化合物としては、窒化ゲルマニウム、酸化ゲルマニウム、酸素が添加された窒化ゲルマニウム、窒素が添加された酸化ゲルマニウム、酸素及び水素が添加された窒化ゲルマニウム、窒素及び水素が添加された酸化ゲルマニウム等がある。また、電荷蓄積層２０にゲルマニウム粒子やシリコンゲルマニウム粒子が含まれていてもよい。

電荷蓄積層２０に含まれるゲルマニウム粒子やシリコンゲルマニウム粒子は、第１の絶縁層１６により形成される半導体層１４の電子に対する障壁エネルギーに対し、第１の絶縁層１６により形成される電荷蓄積層２０の電子に対する障壁エネルギーが高くなる。このため、半導体層１４から電荷蓄積層２０への電荷（電子）を注入しやすくし、電荷蓄積層２０から電荷が消失することを防ぐことができる。

なお、電荷蓄積層２０に含まれるシリコンゲルマニウム粒子としては、シリコンに対してゲルマニウムが１０原子％以上含まれていることが好ましい。ゲルマニウムの濃度が１０原子％以上であると、構成元素としての効果が薄れ、バンドギャップが有効に小さくならないためである。

窒化ゲルマニウム、酸化ゲルマニウム、酸素が添加された窒化ゲルマニウム、窒素が添加された酸化ゲルマニウム、酸素及び水素が添加された窒化ゲルマニウム、窒素及び水素が添加された酸化ゲルマニウム等のゲルマニウム化合物を電荷蓄積層に用いる場合、ゲルマニウム元素を含む雰囲気中（例えば、ＧｅＨ_４及びＮ_２、ＧｅＨ_４及びＮＨ_３、ＧｅＨ_４及びＮ_２Ｏ等を含む雰囲気）でプラズマＣＶＤ法を行うことにより電荷蓄積層を形成することができる。また、酸化ゲルマニウムをアンモニア雰囲気で加熱した焼結体を蒸着して窒化ゲルマニウムを用いた電荷蓄積層を形成することができる。また、ＧｅＨ_４及びＨ_２、ＧｅＨ_４とＳｉＨ_４及びＨ_２等を含む雰囲気でプラズマＣＶＤ法を行うことにより、ゲルマニウム粒子やシリコンゲルマニウム粒子を形成することができる。

第２の絶縁層２２は、酸化珪素、窒化珪素、酸窒化珪素、酸化アルミニウムなどの一層若しくは複数層を、減圧ＣＶＤ法やプラズマＣＶＤ法などで形成する。第２の絶縁層２２の厚さは１ｎｍ以上２０ｎｍ以下、好ましくは５ｎｍ以上１０ｎｍ以下で形成する。例えば、窒化珪素層２２ａを３ｎｍの厚さに堆積し、酸化珪素層２２ｂの厚さを５ｎｍの厚さに堆積したものを用いることができる。

制御ゲート電極２４はタンタル（Ｔａ）、タングステン（Ｗ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、クロム（Ｃｒ）、ニオブ（Ｎｂ）等から選択された金属、又はこれらの金属を主成分とする合金材料若しくは化合物材料で形成することが好ましい。また、リン等の不純物元素を添加した多結晶シリコンを用いることができる。また、一層又は複数層の金属窒化物層２４ａと上記の金属層２４ｂの積層構造で制御ゲート電極２４を形成しても良い。金属窒化物としては、窒化タングステン、窒化モリブデン、窒化チタンを用いることができる。金属窒化物層２４ａを設けることにより、金属層２４ｂの密着性を向上させることができ、剥離を防止することができる。また、窒化タンタルなどの金属窒化物は仕事関数が高いので、第２の絶縁層２２との相乗効果により、第１の絶縁層１６の厚さを厚くすることができる。

また、図１（Ｂ）に示すように、不揮発性メモリ素子は、半導体基板３０を用いて作製されてもよい。半導体基板３０としては単結晶シリコン基板（シリコンウエハー）を用いることが好ましい。また、ＳＯＩ（Ｓｉ−Ｏｎ−Ｉｎｓｕｌａｔｏｒ）基板を用いることもできる。ＳＯＩ基板として、鏡面研磨ウェーハに酸素イオンを注入した後、高温アニールすることにより、表面から一定の深さに酸化層を形成させるとともに、表面層に生じた欠陥を消滅させて作られた所謂ＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ ｂｙ ＩＭｐｌａｎｔｅｄ ＯＸｙｇｅｎ）基板を用いても良い。

半導体基板３０がｎ型で有る場合にはｐ型不純物が注入されたｐウェル３２が形成されている。ｐ型不純物として、例えばホウ素が用いられ、５×１０^１５ｃｍ^−３〜１×１０^１６ｃｍ^−３程度の濃度で添加されている。ｐウェル３２を形成することにより、この領域にｎチャネル型のトランジスタを形成することができる。また、ｐウェル３２に添加するｐ型不純物は、トランジスタのしきい値電圧を制御する作用もある。半導体基板３０に形成されるとするチャネル形成領域は、後述するゲート２６と略一致する領域に形成されるものであり、半導体基板３０に形成される一対の不純物領域３８の間に位置している。

一対の不純物領域３８は不揮発性メモリ素子においてソース及びドレインとして機能する領域である。一対の不純物領域１８はｎ型不純物であるリン若しくはヒ素をピーク濃度約１０^２１ｃｍ^−３で添加することで形成される。

ゲート２６の側壁にはスペーサ２８が形成され、その端部においてリーク電流（例えば、電荷蓄積層２０と制御ゲート電極２４の間に流れてしまう電流）を防ぐ効果がある。また、このスペーサ２８を利用して、ゲート２６のチャネル長方向の両端に低濃度不純物領域３８ｃを形成することができる。この低濃度不純物領域３８ｃは低濃度ドレイン（ＬＤＤ）として機能する。低濃度不純物領域３８ｃは必須の構成とはならないが、この領域を設けることにより、ドレイン端の電界を緩和して、書き込み及び消去の繰り返しによる劣化を抑制することができる。

半導体基板３０上には、図１（Ａ）に示す不揮発性メモリ素子と同様に、第１の絶縁層１６、電荷蓄積層２０、第２の絶縁層２２、制御ゲート電極２４が形成される。なお、第１の絶縁層１６は熱酸化により半導体基板３０の表面を酸化して形成しても良い。

なお、図１においては、電荷蓄積層２０及び制御ゲート電極２４の幅が等しい形態を示したが、このほかに、制御ゲート電極２４の幅より電荷蓄積層２０の幅が大きい形態や、電荷蓄積層２０の幅が制御ゲート電極２４の幅より小さい形態とすることもできる。

図１に示す不揮発性メモリ素子の動作メカニズムを、バンド図を参照して説明する。以下に示すバンド図において、図１と同じ要素には同じ符号を付している。ここでは図１（Ａ）に示されるような薄膜の半導体層を有する不揮発性記憶素子を用いて説明するが、図１（Ｂ）に示されるような単結晶半導体基板を用いた不揮発性記憶素子に適用することもできる。また、電荷蓄積層２０として、ゲルマニウム粒子またはシリコンゲルマニウム粒子を含む層を用いて以下に示す。以下の説明においては電荷蓄積層２０のゲルマニウム粒子を用いて説明する。

図２は半導体層１４、第１の絶縁層１６、電荷蓄積層２０、第２の絶縁層２２、制御ゲート電極２４が積層された状態を示している。図２は制御ゲート電極２４に電圧を印加していない場合であって、半導体層１４のフェルミ準位Ｅｆと制御ゲート電極２４のフェルミ準位Ｅｆｍが等しい場合を示している。

第１の絶縁層１６を挟んで、半導体層１４と電荷蓄積層２０は異なる材料で形成している。半導体層１４のバンドギャップＥｇ１（伝導帯の下端Ｅｃと価電子帯の上端Ｅｖのエネルギー差）と電荷蓄積層２０のバンドギャップＥｇ２は異なるものとし、後者のバンドギャップは小さくなるように組み合わせている。例えば、半導体層１４としてシリコン（１．１２ｅＶ）、電荷蓄積層２０をとしてゲルマニウム（０．７２ｅＶ）又はシリコンゲルマニウム（０．７３〜１．０ｅＶ）を組み合わせることができる。ゲルマニウム又はシリコンゲルマニウムは水素化されていても良い。このときゲルマニウム又はシリコンゲルマニウムに対する水素の含有量は、１〜３０原子％であれば良い。電荷蓄積層２０を水素を含有するゲルマニウムで形成することで、第１の絶縁層１６との界面における再結合中心を減少させることができる。

なお、第１の絶縁層１６は酸化珪素層１６ａ（約８ｅＶ）と、当該酸化珪素をプラズマ処理により窒化した窒化処理した窒素プラズマ処理層１６ｂ（約５ｅＶ）で示してしている。また、第２の絶縁層２２も、電荷蓄積層２０側から、窒化珪素層２２ａと酸化珪素層２２ｂが積層した状態を示している。

第１の絶縁層１６を挟んで、半導体層１４と電荷蓄積層２０は異なる材料で形成している。この場合、半導体層１４のバンドギャップと電荷蓄積層２０のバンドギャップは異なるものであり、後者のバンドギャップは小さくなるように組み合わせている。例えば、半導体層１４をシリコン（１．１２ｅＶ）として、電荷蓄積層２０をゲルマニウム（０．７２ｅＶ）又はシリコンゲルマニウム（０．７３〜１．１ｅＶ）とすることができる。すなわち、半導体層１４としてシリコンのバンドギャップＥｇ１と、電荷蓄積層２０としてゲルマニウムのバンドギャップＥｇ２は、Ｅｇ１＞Ｅｇ２の関係を満たしている。半導体層１４と電荷蓄積層２０のそれぞれについて、第１の絶縁層１６による電子に対するエネルギー障壁、すなわち第１障壁Ｂｅ１と第２障壁Ｂｅ２は異なる値となり、Ｂｅ２＞Ｂｅ１の関係を持たせることができる。このような状況においては、半導体層１４と電荷蓄積層２０の伝導帯底のエネルギーレベルのエネルギー差ΔＥが発生する。後述するように、このエネルギー差ΔＥは、半導体層１４から電荷蓄積層２０に電子を注入するとき、電子を加速する方向に作用するので、書き込み電圧を低下させるのに寄与する。

ところで、電荷蓄積層２０に電子を注入するには、熱電子を利用する方法と、Ｆ−Ｎ型トンネル電流を利用する方法がある。熱電子を利用する場合には、正の電圧を制御ゲート電極２４に印加して、ドレインに高電圧を印加して熱電子を発生させる。それにより、熱電子を電荷蓄積層２０に注入することができる。Ｆ−Ｎ型トンネル電流を利用する場合には、正の電圧を制御ゲート電極２４に印加して半導体層１４からＦ−Ｎ型トンネル電流により電荷蓄積層２０に注入する。

図４７（Ａ）はＦ−Ｎ型トンネル電流により電荷蓄積層２０に注入するときの印加電圧を示している。また、図６（Ａ）は、図１（Ｂ）に示すように半導体層１４の代わりに半導体基板３０を用いて不揮発性メモリ素子を形成したときの例を示す。制御ゲート電極２４に正の高電圧（１０Ｖ〜２０Ｖ）を印加すると共に、ソース領域１８ａとドレイン領域１８ｂは０Ｖとしておく。このときのバンド図は図３に示すようになる。高電界により半導体層１４の電子は第１の絶縁層１６に注入され、Ｆ−Ｎ型トンネル電流が流れる。図２で説明したように、半導体層１４のバンドギャップＥｇ１と、電荷蓄積層２０のバンドギャップＥｇ２の関係は、Ｅｇ１＞Ｅｇ２である。この差が自己バイアスとして、半導体層１４のチャネル形成領域より注入された電子を電荷蓄積層２０の方に加速するように作用する。それにより、電子の注入性を向上させることができる。

電荷蓄積層２０の伝導帯の底のエネルギーレベルは、半導体層１４の伝導帯の底のエネルギーレベルに対して電子エネルギー的にΔＥだけ低い準位にある。そのため電子が電荷蓄積層２０に注入されるに当たっては、このエネルギー差に起因する内部電界が作用する。これは、上記したような半導体層１４と電荷蓄積層２０の組み合わせによって実現する。すなわち、半導体層１４から電荷蓄積層２０へ電子を注入しやすくなり、不揮発性メモリ素子における書き込み特性を向上させることができる。この作用は、熱電子を利用して電荷蓄積層２０に電子を注入する場合にも同様である。

なお、電荷蓄積層２０がゲルマニウム化合物を用いた層のみで形成する場合、半導体層１４から注入される電子は第１の絶縁層１６及び電荷蓄積層２０の界面または界面近傍のゲルマニウム化合物層中のトラップに捕獲される。

電荷蓄積層２０に電子が保持されている間は、不揮発性メモリ素子のしきい値電圧は正の方向にシフトする。この状態を、データ”０”が書き込まれた状態とすることができる。図４は、電荷保持状態のバンド図を示している。電荷蓄積層２０の電子は、第１の絶縁層１６と第２の絶縁層２２に挟まれていることにより、エネルギー的に閉じこめられた状態にある。電荷蓄積層２０に蓄積するキャリア（電子）によりポテンシャルは上がるが、障壁エネルギーを超えるエネルギーが電子に付与されない限り電荷蓄積層２０から電子は放出されないことになる。この場合、障壁エネルギーを超えるエネルギーが電子に付与されない限り電荷蓄積層２０から電子は放出されないことになる。また、電荷蓄積層２０の伝導帯の底のエネルギーレベルは、半導体層１４の伝導帯の底のエネルギーレベルに対して電子エネルギー的にΔＥだけ低い準位にあり、電子に対してエネルギー的な障壁が形成される。この障壁により、トンネル電流によって半導体層１４に電子が流出してしまうのを防ぐことができる。すなわち、１５０℃の恒温放置においても、電荷蓄積層２０に蓄積したキャリアを保持することができる。

このデータ”０”の検出は、電荷蓄積層２０に電荷が保持されていない状態で不揮発性メモリ素子がオンとなるゲート電圧を印加したとき、トランジスタがオンしないことをセンス回路によって検出することで可能である。又は、図４７（Ｂ）または図６（Ｂ）に示すようにソース領域１８ａとドレイン領域１８ｂ間にバイアスを印加して、制御ゲート電極２４を０Ｖとしたときに不揮発性メモリ素子が導通するか否かで判断することができる。

図４８（Ａ）は電荷蓄積層２０から電荷を放出させ、不揮発性メモリ素子からデータを消去する状態を示している。この場合、制御ゲート電極２４に負のバイアスを印加して、半導体層１４と電荷蓄積層２０の間にＦ−Ｎ型トンネル電流を流すことにより行う。或いは、図４８（Ｂ）に示すように、制御ゲート電極２４に負のバイアスを印加し、ソース領域１８ａに正の高電圧を印加することにより、Ｆ−Ｎ型トンネル電流を発生させ、ソース領域１８ａ側に電子を引き抜いても良い。

なお、半導体層１４の代わりに図１（Ｂ）に示すような半導体基板を用いて不揮発性メモリ素子を形成する場合、図７に示すように、制御ゲート電極２４を接地して、半導体基板３０のｐウェル３２に負のバイアスを印加して、半導体基板３０のチャネル形成領域と電荷蓄積層２０の間にＦ−Ｎ型トンネル電流を流すことにより行う。或いは、図７（Ｂ）に示すように、制御ゲート電極２４に負のバイアスを印加し、ソース領域３８ａに正の高電圧を印加することにより、Ｆ−Ｎ型トンネル電流を発生させ、ソース領域３８ａ側に電子を引き抜いても良い。

図５は、この消去状態のバンド図を示している。消去動作では、第１の絶縁層１６を薄く形成することができるので、Ｆ−Ｎ型トンネル電流により電荷蓄積層２０の電子を半導体層１４側に放出させることができる。また、半導体層１４のチャネル形成領域から正孔がより注入されやすく、電荷蓄積層２０に注入することにより、実質的な消去動作をすることができる。

なお、電荷蓄積層２０がゲルマニウム化合物を用いた層のみで形成する場合、半導体層１４から第１の絶縁層１６へ正孔が注入され、電荷蓄積層２０のトラップに捕獲される。この結果、書き込みによってトラップに捕獲された電子を正孔が中和するため、閾値電圧を負の方向にシフトし、消去することができる。

電荷蓄積層２０を絶縁性であるゲルマニウム化合物やゲルマニウム化合物層にゲルマニウム粒子が含まれる層で形成することにより、第１の絶縁層１６の厚さを薄くすることができる。それにより、トンネル電流によって第１の絶縁層１６を介して電子を電荷蓄積層２０に注入することが容易となり、低電圧動作が可能となる。さらに、低エネルギーレベルで電荷を保存することが可能になり、電荷を安定した状態で保存できるという有意な効果を奏することができる。

本発明に係る不揮発性メモリ素子では、図２、図３で示すように、半導体層１４と電荷蓄積層２０の間でＥｇ１＞Ｅｇ２として自己バイアスが生じるように構成している。この関係は極めて重要であり、半導体層１４のチャネル形成領域から電荷蓄積層２０にキャリアを注入するときに、注入しやすくするように作用する。すなわち、書き込み電圧の低電圧化を図ることができる。逆に電荷蓄積層２０からキャリアを放出させにくくしている。このことは、不揮発性メモリ素子の記憶保持特性を向上させるように作用する。

以上説明したように、本発明に係る不揮発性メモリ素子は、半導体層１４から電荷蓄積層２０へ電荷を注入しやすくすることができ、電荷蓄積層２０から電荷が消失することを防ぐことができる。つまり、メモリとして動作する場合に、低電圧で高効率な書き込みをすることが出来、且つ電荷保持特性を向上させることが可能となる。

このような不揮発性メモリ素子を用いて、様々な態様の不揮発性半導体記憶装置を得ることができる。図８に不揮発性メモリセルアレイの等価回路の一例を示す。１ビットの情報を記憶するメモリセルＭＳ０１は、選択トランジスタＳ０１と不揮発性メモリ素子Ｍ０１で構成されている。選択トランジスタＳ０１は、ビット線ＢＬ０と不揮発性メモリ素子Ｍ０１の間に直列に挿入され、ゲートがワード線ＷＬ１に接続されている。不揮発性メモリ素子Ｍ０１のゲートはワード線ＷＬ１１に接続されている。不揮発性メモリ素子Ｍ０１にデータの書き込むときは、ワード線ＷＬ１とビット線ＢＬ０をＨレベル、ＢＬ１をＬレベルとして、ワード線ＷＬ１１に高電圧を印加すると、前述のように電荷蓄積層２０に電荷が蓄積される。データを消去する場合には、ワード線ＷＬ１とビット線ＢＬ０をＨレベルとし、ワード線ＷＬ１１に負の高電圧を印加すれば良い。

このメモリセルＭＳ０１において、選択トランジスタＳ０１と不揮発性メモリ素子Ｍ０１をそれぞれ、絶縁表面に島状に分離して形成された半導体層で形成することにより、素子分離領域を特段設けなくても、他の選択トランジスタ若しくは不揮発性メモリ素子との干渉を防ぐことができる。また、メモリセルＭＳ０１内の選択トランジスタＳ０１と不揮発性メモリ素子Ｍ０１は共にｎチャネル型なので、この両者を一つの島状に分離した半導体層で形成することにより、この二つの素子を接続する配線を省略することができる。

図９は、ビット線に不揮発性メモリ素子を直接接続したＮＯＲ型の等価回路を示している。このメモリセルアレイは、ワード線ＷＬとビット線ＢＬが互いに交差して配設し、各交差部に不揮発性メモリ素子を配置している。ＮＯＲ型は、個々の不揮発性メモリ素子のドレインをビット線ＢＬに接続する。ソース線ＳＬには不揮発性メモリ素子のソースが共通接続される。

この場合もこのメモリセルＭＳ０１において、不揮発性メモリ素子Ｍ０１を絶縁表面に島状に分離して形成された半導体層で形成することにより、素子分離領域を特段設けなくても、他の不揮発性メモリ素子との干渉を防ぐことができる。また、複数の不揮発性メモリ素子（例えば、図９に示すＭ０１〜Ｍ２３）を一つのブロックとして扱い、これらの不揮発性メモリ素子を一つの島状に分離した半導体層で形成することにより、ブロック単位で消去動作を行うことができる。

ＮＯＲ型の動作は、例えば、次の通りである。データ書き込みは、ソース線ＳＬを０Ｖとし、データを書込むために選択されたワード線ＷＬに高電圧を与え、ビット線ＢＬにはデータ”０”と”１”に応じた電位を与える。例えば、”０”と”１”に対してそれぞれＨレベル、Ｌレベルの電位をビット線ＢＬに付与する。”０”データを書き込むべく、Ｈレベルが与えられた不揮発性メモリ素子ではドレイン近傍でホットエレクトロンが発生し、これが電荷蓄積層に注入される。”１”データの場合この様な電子注入は生じない。

“０”データが与えられたメモリセルでは、ドレインとソースとの間の強い横方向電界により、ドレインの近傍でホットエレクトロンが生成され、これが電荷蓄積層に注入される。これにより、電荷蓄積層に電子が注入されてしきい値電圧が高くなった状態が”０”である。”１”データの場合はホットエレクトロンが生成されず、電荷蓄積層に電子が注入されずしきい値電圧の低い状態、すなわち消去状態が保持される。

データを消去するときは、ソース線ＳＬに１０Ｖ程度の正の電圧を印加し、ビット線ＢＬは浮遊状態としておく。そしてワード線ＷＬに負の高電圧を印加して（制御ゲートに負の高電圧を印加して）、電荷蓄積層から電子を引き抜く。これにより、データ”１”の消去状態になる。

データ読み出しは、ソース線ＳＬを０Ｖにすると共にビット線ＢＬを０．８Ｖ程度とし、選択されたワード線ＷＬに、データ”０”と”１”のしきい値の中間値に設定された読み出し電圧を与え、不揮発性メモリ素子の電流引き込みの有無を、ビット線ＢＬに接続されるセンスアンプで判定することにより行う。

図１０は、ＮＡＮＤ型メモリセルアレイの等価回路を示す。ビット線ＢＬには、複数の不揮発性メモリ素子を直列に接続したＮＡＮＤセルＮＳ１が接続されている。複数のＮＡＮＤセルが集まってブロックＢＬＫ１を構成している。図１０で示すブロックＢＬＫ１のワード線は３２本である（ワード線ＷＬ０〜ＷＬ３１）。ブロックＢＬＫ１の同一行に位置する不揮発性メモリ素子には、この行に対応するワード線が共通接続されている。

この場合、選択トランジスタＳ１、Ｓ２と不揮発性メモリ素子Ｍ０〜Ｍ３１が直列に接続されているので、これらを一つのまとまりとして一つの半導体層で形成しても良い。それにより不揮発性メモリ素子を繋ぐ配線を省略することが出来るので、集積化を図ることができる。また、隣接するＮＡＮＤセルとの分離を容易に行うことができる。また、選択トランジスタＳ１、Ｓ２の半導体層とＮＡＮＤセルＮＳ１の半導体層を分離して形成しても良い。不揮発性メモリ素子Ｍ０〜Ｍ３１の電荷蓄積層から電荷を引き抜く消去動作を行うときに、そのＮＡＮＤセルの単位で消去動作を行うことができる。また、一つのワード線に共通接続する不揮発性メモリ素子（例えばＭ３０の行）を一つの半導体層で形成しても良い。

書込み動作では、ＮＡＮＤセルＮＳ１が消去状態、つまりＮＡＮＤセルＮＳ１の各不揮発性メモリ素子のしきい値が負電圧の状態にしてから実行される。書込みは、ソース線ＳＬ側のメモリ素子Ｍ０から順に行う。メモリ素子Ｍ０への書込みを例として説明すると概略以下のようになる。

図１１（Ａ）は、”０”書込みをする場合、選択ゲート線ＳＧ２に例えばＶｃｃ（電源電圧）を印加して選択トランジスタＳ２をオンにすると共にビット線ＢＬ０を０Ｖ（接地電圧）にする。選択ゲート線ＳＧ１は０Ｖとして、選択トランジスタＳ１はオフとする。次に、メモリセルＭ０のワード線ＷＬ０を高電圧Ｖｐｇｍ（２０Ｖ程度）とし、これ以外のワード線を中間電圧Ｖｐａｓｓ（１０Ｖ程度）にする。ビット線ＢＬの電圧は０Ｖなので、選択されたメモリセルＭ０のチャネル形成領域の電位は０Ｖとなる。ワード線ＷＬ０とチャネル形成領域との間の電位差が大きいため、メモリセルＭ０の電荷蓄積層には前述のようにＦ−Ｎトンネル電流により電子が注入される。これにより、メモリセルＭ０のしきい値電圧が正の状態（”０”が書込まれた状態）となる。

一方”１”書込みをする場合は、図１１（Ｂ）に示すように、ビット線ＢＬを例えばＶｃｃ（電源電圧）にする。選択ゲート線ＳＧ２の電圧がＶｃｃであるため、選択トランジスタＳ２のしきい値電圧Ｖｔｈに対して、ＶｃｃマイナスＶｔｈ（Ｖｃｃ−Ｖｔｈ）になると、選択トランジスタＳ２がカットオフする。従って、メモリセルＭ０のチャネル形成領域はフローティング状態となる。次に、ワード線ＷＬ０に高電圧Ｖｐｇｍ（２０Ｖ）、それ以外のワード線に中間電圧Ｖｐａｓｓ（１０Ｖ）の電圧を印加すると、各ワード線とチャネル形成領域との容量カップリングにより、チャネル形成領域の電圧がＶｃｃ−Ｖｔｈから上昇し例えば８Ｖ程度となる。チャネル形成領域の電圧が高電圧に昇圧されるため、”０”の書込みの場合と異なり、ワード線ＷＬ０とチャネル形成領域の間の電位差が小さい。したがって、メモリセルＭ０の電荷蓄積層には、Ｆ−Ｎトンネル電流による電子注入が起こらない。よって、メモリセルＭ３１のしきい値は、負の状態（”１”が書込まれた状態）に保たれる。

消去動作をする場合は、図４９に示すように、選択されたブロック内の全てのワード線に負の高電圧（Ｖｅｒｓ）を印加する。ビット線ＢＬ、ソース線ＳＬをフローティング状態とする。これにより、ブロックの全てのメモリセルにおいて電荷蓄積層中の電子がトンネル電流により半導体層に放出される。この結果、これらのメモリセルのしきい値電圧が負方向にシフトする。

また、半導体層１４の代わりに、半導体基板３０を用いて不揮発性メモリ素子を形成する場合は、図１２（Ａ）に示すように、選択されたブロック内の全てのワード線を０Ｖとして、ｐウェルに負の高電圧（Ｖｅｒｓ）を印加する。ビット線ＢＬ、ソース線ＳＬはフローティング状態とする。これにより、ブロックの全てのメモリセルにおいて電荷蓄積層中の電子がトンネル電流により半導体基板に放出される。この結果、これらのメモリセルのしきい値電圧が負方向にシフトする。

図１２（Ｂ）に示す読み出し動作では、読出しの選択がされたメモリセルＭ０のワード線ＷＬ０の電圧Ｖｒ（例えば０Ｖ）とし、非選択のメモリセルのワード線ＷＬ１〜３１及び選択ゲート線ＳＧ１、ＳＧ２を電源電圧より少し高い読出し用中間電圧Ｖｒｅａｄとする。すなわち、図１３に示すように、選択メモリ素子以外のメモリ素子はトランスファートランジスタとして働く。これにより、読出しの選択がされたメモリセルＭ０に電流が流れるか否かを検出する。つまり、メモリセルＭ３０に記憶されたデータが”０”の場合、メモリセルＭ０はオフなので、ビット線ＢＬは放電しない。一方、”１”の場合、メモリセルＭ０はオンするので、ビット線ＢＬが放電する。

図１４は、不揮発性半導体記憶装置の回路ブロック図の一例を示している。不揮発性半導体記憶装置は、メモリセルアレイ５２と周辺回路５４が同一の基板上に形成されている。メモリセルアレイ５２は、図８、図９、図１０で示すような構成を有している。周辺回路５４の構成は以下の通りである。

ワード線選択のためにロウデコーダ６２と、ビット線選択のためにカラムデコーダ６４が、メモリセルアレイ５２の周囲に設けられている。アドレスは、アドレスバッファ５６を介してコントロール回路５８に送られ、内部ロウアドレス信号及び内部カラムアドレス信号がそれぞれロウデコーダ６２及びカラムデコーダ６４に転送される。

データ書き込み及び消去には、電源電位を昇圧した電位が用いられる。このため、コントロール回路５８により動作モードに応じて制御される昇圧回路６０が設けられている。昇圧回路６０の出力はロウデコーダ６２やカラムデコーダ６４を介して、ワード線ＷＬやビット線ＢＬに供給される。センスアンプ６６はカラムデコーダ６４から出力されたデータが入力される。センスアンプ６６により読み出されたデータは、データバッファ６８に保持され、コントロール回路５８からの制御により、データがランダムアクセスされ、データ入出力バッファ７０を介して出力されるようになっている。書き込みデータは、データ入出力バッファ７０を介してデータバッファ６８に一旦保持され、コントロール回路５８の制御によりカラムデコーダ６４に転送される。

このように、不揮発性半導体記憶装置では、メモリセルアレイ５２において、電源電位とは異なる電位を用いる必要がある。そのため、少なくともメモリセルアレイ５２と周辺回路５４の間は、電気的に絶縁分離されているこことが望ましい。この場合、以下で説明する実施例１乃至３のように、不揮発性メモリ素子及び周辺回路のトランジスタを絶縁表面に形成した半導体層で形成することにより、容易に絶縁分離をすることができる。それにより、誤動作を無くし、消費電力の低い不揮発性半導体記憶装置を得ることができる。

以下、本発明に係る不揮発性半導体記憶装置について、実施例により詳細に説明する。以下に説明する本発明の構成において、同じ要素を指す符号は異なる図面で共通して用い、その場合における繰り返しの説明は省略する場合がある。

本実施例では、不揮発性半導体記憶装置の一例に関して図面を参照して説明する。なお、ここでは、不揮発性半導体記憶装置において、メモリ部を構成する不揮発性メモリ素子と、当該メモリ部と同一の基板上に設けられメモリ部の制御等を行うロジック部を構成するトランジスタ等の素子とを同時に形成する場合を示す。

まず、不揮発性半導体記憶装置におけるメモリ部の模式図を図８に示す。

本実施例で示すメモリ部は、制御用トランジスタＳと不揮発性メモリ素子Ｍを有するメモリセルが複数設けられている。図８では、制御用トランジスタＳ０１と不揮発性メモリ素子Ｍ０１により一つのメモリセルが形成されている。また、同様に、制御用トランジスタＳ０２と不揮発性メモリ素子Ｍ０２、制御用トランジスタＳ０３と不揮発性メモリ素子Ｍ０３、制御用トランジスタＳ１１と不揮発性メモリ素子Ｍ１１、制御用トランジスタＳ１２と不揮発性メモリ素子Ｍ１２、制御用トランジスタＳ１３と不揮発性メモリ素子Ｍ１３とによりメモリセルが形成されている。

制御用トランジスタＳ０１のゲート電極はワード線ＷＬ１に接続され、ソース又はドレインの一方はビット線ＢＬ０に接続され、他方は不揮発性メモリ素子Ｍ０１のソース又はドレインに接続されている。また、不揮発性メモリ素子Ｍ０１のゲート電極はワード線ＷＬ１１に接続され、ソース又はドレインの一方は制御用トランジスタＳ０１のソース又はドレインに接続され、他方はソース線ＳＬ０に接続されている。

なお、メモリ部に設けられる制御用トランジスタは、ロジック部に設けられるトランジスタと比較して駆動電圧が高いため、メモリ部に設けるトランジスタとロジック部に設けるトランジスタのゲート絶縁膜等を異なる厚さで形成することが好ましい。例えば、駆動電圧が小さくしきい値電圧のばらつきを小さくしたい場合にはゲート絶縁膜が薄い薄膜トランジスタを設けることが好ましく、駆動電圧が大きくゲート絶縁膜の耐圧性が求められる場合にはゲート絶縁膜が厚い薄膜トランジスタを設けることが好ましい。

従って、本実施例では、駆動電圧が小さくしきい値電圧のばらつきを小さくしたいロジック部のトランジスタに対しては厚さが小さい絶縁層を形成し、駆動電圧が大きくゲート絶縁膜の耐圧性が求められるメモリ部のトランジスタに対しては厚さが大きい絶縁層を形成する場合に関して以下に図面を参照して説明する。なお、図２２〜図２４は上面図を示し図２１〜図１９は図２２〜図２４におけるＡ−Ｂ間、Ｃ−Ｄ間、Ｅ−Ｆ間及びＧ−Ｈ間の断面図を示している。また、Ａ−Ｂ間及びＣ−Ｄ間はロジック部に設けられる薄膜トランジスタを示し、Ｅ−Ｆ間はメモリ部に設けられる不揮発性メモリ素子を示し、Ｇ−Ｈ間はメモリ部に設けられる薄膜トランジスタを示している。また、本実施例では、Ａ−Ｂ間に設ける薄膜トランジスタをｐチャネル型、Ｃ−Ｄ間、Ｇ−Ｈ間に設ける薄膜トランジスタをｎチャネル型、Ｅ−Ｆ間に設けられる不揮発性メモリ素子の電荷の蓄積を電子で行う場合に関して説明するが、本発明の不揮発性半導体記憶装置はこれに限られるものでない。

まず、基板１００上に絶縁層１０２を介して島状の半導体層１０４、１０６、１０８、１１０を形成し、当該島状の半導体層１０４、１０６、１０８、１１０を覆うように第１の絶縁層１１２を形成する（図１６（Ａ）、図２２参照）。

島状の半導体層１０４、１０６、１０８、１１０は、基板１００上にあらかじめ形成された絶縁層１０２上にスパッタ法、ＬＰＣＶＤ法、プラズマＣＶＤ法等を用いてシリコン（Ｓｉ）を主成分とする材料等を用いて非晶質半導体層を形成し、当該非晶質半導体層を結晶化させた後に選択的にエッチングすることにより設けることができる。なお、非晶質半導体層の結晶化は、レーザー結晶化法、ＲＴＡ又はファーネスアニール炉を用いる熱結晶化法、結晶化を助長する金属元素を用いる熱結晶化法またはこれら方法を組み合わせた方法等により行うことができる。

また、レーザー光の照射によって半導体層の結晶化若しくは再結晶化を行う場合には、レーザー光の光源としてＬＤ励起の連続発振（ＣＷ）レーザー（ＹＶＯ_４、第２高調波（波長５３２ｎｍ））を用いることができる。特に第２高調波に限定する必要はないが、第２高調波はエネルギー効率の点で、さらに高次の高調波より優れている。ＣＷレーザーを半導体層に照射すると、連続的に半導体層にエネルギーが与えられるため、一旦半導体層を溶融状態にすると、溶融状態を継続させることができる。さらに、ＣＷレーザーを走査することによって半導体層の固液界面を移動させ、この移動の方向に沿って一方向に長い結晶粒を形成することができる。また、固体レーザーを用いるのは、気体レーザー等と比較して、出力の安定性が高く、安定した処理が見込まれるためである。なお、ＣＷレーザーに限らず、繰り返し周波数が１０ＭＨｚ以上のパルスレーザを用いることも可能である。繰り返し周波数が高いパルスレーザを用いると、半導体層が溶融してから固化するまでの時間よりもレーザーのパルス間隔が短ければ、常に半導体層を溶融状態にとどめることができ、固液界面の移動により一方向に長い結晶粒で構成される半導体層を形成することができる。その他のＣＷレーザー及び繰り返し周波数が１０ＭＨｚ以上のパルスレーザを使用することもできる。例えば、気体レーザーとしては、Ａｒレーザー、Ｋｒレーザー、ＣＯ_２レーザー等がある。固体レーザーとして、ＹＡＧレーザー、ＹＬＦレーザー、ＹＡｌＯ_３レーザー、ＧｄＶＯ_４レーザー、ＫＧＷレーザー、ＫＹＷレーザー、アレキサンドライトレーザー、Ｔｉ：サファイアレーザー、Ｙ_２Ｏ_３レーザー、ＹＶＯ_４レーザー等がある。また、ＹＡＧレーザー、Ｙ_２Ｏ_３レーザー、ＧｄＶＯ_４レーザー、ＹＶＯ_４レーザーなどのセラミックスレーザがある。金属蒸気レーザーとしてはヘリウムカドミウムレーザ等が挙げられる。また、レーザー発振器において、レーザー光をＴＥＭ_００（シングル横モード）で発振して射出すると、被照射面において得られる線状のビームスポットのエネルギー均一性を上げることができるので好ましい。その他にも、パルス発振のエキシマレーザーを用いても良い。

基板１００は、ガラス基板、石英基板、セラミック基板、金属基板（例えばステンレス基板など）、Ｓｉ基板等の半導体基板から選択されるものである。他にもプラスチック基板として、ポリエチレンテレフタレート（ＰＥＴ）、ポリエチレンナフタレート（ＰＥＮ）、ポリエーテルサルフォン（ＰＥＳ）、アクリルなどの基板を選択することもできる。

絶縁層１０２は、ＣＶＤ法やスパッタリング法等を用いて、酸化珪素、窒化珪素、酸窒化珪素等の絶縁材料を用いて形成する。例えば、絶縁層１０２を２層構造とする場合、第１層目の絶縁層として酸窒化珪素層を形成し、第２層目の絶縁層として第１層目の酸窒化珪素層と組成の異なる酸窒化珪素層を形成するとよい。また、第１層目の絶縁層として窒化珪素層を形成し、第２層目の絶縁層として酸化珪素層を形成してもよい。このように、ブロッキング層として機能する絶縁層１０２を形成することによって、基板１００からＮａなどのアルカリ金属やアルカリ土類金属が、この上に形成する素子に悪影響を与えることを防ぐことができる。なお、基板１００として石英を用いるような場合には絶縁層１０２を省略してもよい。

第１の絶縁層１１２は、ＣＶＤ法やスパッタリング法等を用いて、酸化珪素、窒化珪素、酸窒化珪素等の絶縁材料を用いて単層又は積層して形成する。例えば、第１の絶縁層１１２を単層で設ける場合には、ＣＶＤ法により酸窒化珪素層を５〜５０ｎｍの厚さで形成する。また、第１の絶縁層１１２を３層構造で設ける場合には、第１層目の絶縁層として酸窒化珪素層を形成し、第２の絶縁層として窒化珪素層を形成し、第３の絶縁層として酸窒化珪素層を形成する。

なお、半導体層１１０の上方に形成された第１の絶縁層１１２は、後に完成する薄膜トランジスタにおいてゲート絶縁膜として機能する。

次に、半導体層１０４、１０６、１０８上に形成された、第１の絶縁層１１２を選択的に除去し、半導体層１０４、１０６、１０８の表面を露出させる。ここでは、メモリ部に設けられた半導体層１１０を選択的にレジスト１１４で覆い、半導体層１０４、１０６、１０８上に形成された、第１の絶縁層１１２をエッチングすることによって選択的に除去する（図１６（Ｂ）参照）。

次に、半導体層１０４、１０６、１０８上に第２の絶縁層１１６、１１８、１２０をそれぞれ形成する（図１６（Ｃ）参照）。

第２の絶縁層１１６、１１８、１２０は、半導体層１０４、１０６、１０８に熱処理又はプラズマ処理等を行うことによって形成することができる。例えば、高密度プラズマ処理により当該半導体層１０４、１０６、１０８に酸化処理、窒化処理又は酸窒化処理を行うことによって、当該半導体層１０４、１０６、１０８上にそれぞれ酸化層、窒化層又は酸窒化層となる第２の絶縁層１１６、１１８、１２０を形成する。なお、第２の絶縁層１１６、１１８、１２０は、ＣＶＤ法やスパッタ法により形成してもよいし、ＣＶＤ法やスパッタ法で形成した層に高密度プラズマ処理を行うことにより形成してもよい。

例えば、半導体層１０４、１０６、１０８としてＳｉを主成分とする半導体層を用いて高密度プラズマ処理により酸化処理又は窒化処理を行った場合、第２の絶縁層１１６、１１８、１２０として酸化珪素層又は窒化珪素層が形成される。また、高密度プラズマ処理により半導体層１０４、１０６、１０８に酸化処理を行った後に、再度高密度プラズマ処理を行うことによって窒化処理を行ってもよい。この場合、半導体層１０４、１０６、１０８に接して酸化珪素層が形成され、当該酸化珪素層及び電荷蓄積層の界面、又は当該界面の酸化珪素層に窒素プラズマ処理層が形成される。

ここでは、第２の絶縁層１１６、１１８、１２０を１ｎｍ以上１０ｎｍ以下、好ましくは１ｎｍ以上５ｎｍ以下で形成する。例えば、高密度プラズマ処理により半導体層１０４、１０６、１０８に酸化処理を行い当該半導体層１０４、１０６、１０８の表面に概略３ｎｍの酸化珪素層を形成した後、高密度プラズマ処理により窒化処理を行い酸化珪素層の表面又は表面の近傍に窒素プラズマ処理層を形成する。具体的には、まず、酸素雰囲気下のプラズマ処理により半導体層１４上に３ｎｍ以上６ｎｍ以下の厚さで酸化珪素層１６ａを形成する。その後、続けて窒素雰囲気下でプラズマ処理を行うことにより酸化珪素層の表面又は表面近傍に窒素濃度の高い窒素プラズマ処理層を設ける。ここでは、窒素雰囲気下でプラズマ処理を行うことによって、酸化珪素層の表面から概略１ｎｍの深さに窒素を２０〜５０原子％の割合で含有させた構造とする。窒素プラズマ処理層には、酸素と窒素を含有した珪素（酸窒化珪素）が形成されている。また、このとき、高密度プラズマ処理による酸化処理と窒化処理は大気に一度も曝されることなく連続して行うことが好ましい。高密度プラズマ処理を連続して行うことによって、汚染物の混入の防止や生産効率の向上を実現することができる。また、この際に、半導体層１１０上に形成された第１の絶縁層１２０の表面も酸化又は窒化され、酸窒化珪素層が形成される場合がある。

なお、高密度プラズマ処理により半導体層を酸化する場合には、酸素を含む雰囲気下（例えば、酸素（Ｏ_２）又は一酸化二窒素（Ｎ_２Ｏ）と希ガス（Ｈｅ、Ｎｅ、Ａｒ、Ｋｒ、Ｘｅの少なくとも一つを含む）雰囲気下、若しくは酸素又は一酸化二窒素と水素（Ｈ_２）と希ガス雰囲気下）で行う。一方、高密度プラズマ処理により半導体層を窒化する場合には、窒素を含む雰囲気下（例えば、窒素（Ｎ_２）と希ガス（Ｈｅ、Ｎｅ、Ａｒ、Ｋｒ、Ｘｅの少なくとも一つを含む）雰囲気下、窒素と水素と希ガス雰囲気下、若しくはＮＨ_３と希ガス雰囲気下）でプラズマ処理を行う。

希ガスとしては、例えばＡｒを用いることができる。また、ＡｒとＫｒを混合したガスを用いてもよい。高密度プラズマ処理を希ガス雰囲気中で行った場合、第１の絶縁層１１２、第２の絶縁層１１６、１１８、１２０は、プラズマ処理に用いた希ガス（Ｈｅ、Ｎｅ、Ａｒ、Ｋｒ、Ｘｅの少なくとも一つを含む）を含んでいる場合があり、Ａｒを用いた場合には第１の絶縁層１１２、第２の絶縁層１１６、１１８、１２０にＡｒが含まれている場合がある。

また、高密度プラズマ処理は、上記ガスの雰囲気中において、電子密度が１×１０^１１ｃｍ^−３以上であり、プラズマの電子温度が１．５ｅＶ以下で行う。より詳しくは、電子密度が１×１０^１１ｃｍ^−３以上１×１０^１３ｃｍ^−３以下で、プラズマの電子温度が０．５ｅＶ以上１．５ｅＶ以下で行う。プラズマの電子密度が高密度であり、基板１００上に形成された被処理物（ここでは、半導体層１０４、１０６、１０８、１１０）付近での電子温度が低いため、被処理物に対するプラズマによる損傷を防止することができる。また、プラズマの電子密度が１×１０^１１ｃｍ^−３以上と高密度であるため、プラズマ処理を用いて、被照射物を酸化または窒化することよって形成される酸化層または窒化層は、ＣＶＤ法やスパッタ法等により形成された層と比較して厚さ等が均一性に優れ、且つ緻密な層を形成することができる。また、プラズマの電子温度が１．５ｅＶ以下と低いため、従来のプラズマ処理や熱酸化法と比較して低温度で酸化または窒化処理を行うことができる。例えば、ガラス基板の歪点よりも１００度以上低い温度でプラズマ処理を行っても十分に酸化または窒化処理を行うことができる。プラズマを形成するための周波数としては、マイクロ波（例えば、２．４５ＧＨｚ）等の高周波を用いることができる。

本実施例では、高密度プラズマ処理により被処理物の酸化処理を行う場合、酸素（Ｏ_２）、水素（Ｈ_２）とアルゴン（Ａｒ）との混合ガスを導入する。ここで用いる混合ガスは、酸素を０．１〜１００ｓｃｃｍ、水素を０．１〜１００ｓｃｃｍ、アルゴンを１００〜５０００ｓｃｃｍとして導入すればよい。なお、酸素：水素：アルゴン＝１：１：１００の比率で混合ガスを導入することが好ましい。例えば、酸素を５ｓｃｃｍ、水素を５ｓｃｃｍ、アルゴンを５００ｓｃｃｍとして導入すればよい。

また、高密度プラズマ処理により窒化処理を行う場合、窒素（Ｎ_２）とアルゴン（Ａｒ）との混合ガスを導入する。ここで用いる混合ガスは、窒素を２０〜２０００ｓｃｃｍ、アルゴンを１００〜１００００ｓｃｃｍとして導入すればよい。例えば、窒素を２００ｓｃｃｍ、アルゴンを１０００ｓｃｃｍとして導入すればよい。

本実施例において、メモリ部に設けられた半導体層１０８上に形成される第２の絶縁層１２０は、後に完成する不揮発性メモリ素子において、トンネル酸化膜として機能する。従って、第２の絶縁層１２０の厚さが薄いほど、トンネル電流が流れやすく、メモリとして高速動作が可能となる。また、第２の絶縁層１２０の厚さが薄いほど、後に形成される電荷蓄積層に低電圧で電荷を蓄積させることが可能となるため、不揮発性半導体記憶装置の消費電力を低減することができる。そのため、第２の絶縁層１１６、１１８、１２０は、厚さを薄く（例えば、１０ｎｍ以下）形成することが好ましい。

一般的に、半導体層上に絶縁層を薄く形成する方法として熱酸化法があるが、基板１００としてガラス基板等の融点が十分に高くない基板を用いる場合には、熱酸化法により第２の絶縁層１１６、１１８、１２０を形成することは非常に困難である。また、ＣＶＤ法やスパッタ法により形成した絶縁層は、層の内部に欠陥を含んでいるため膜質が十分でなく、厚さを薄く形成した場合にはピンホール等の欠陥が生じる問題がある。また、ＣＶＤ法やスパッタ法により絶縁層を形成した場合には、半導体層の端部の被覆が十分でなく、後に第２の絶縁層１２０上に形成される導電層等と半導体層とがリークする場合がある。従って、本実施例で示すように、高密度プラズマ処理により第２の絶縁層１１６、１１８、１２０を形成することによって、ＣＶＤ法やスパッタ法等により形成した絶縁層より緻密な絶縁層を形成することができ、また、半導体層１０４、１０６、１０８の端部を第２の絶縁層１１６、１１８、１２０で十分に被覆することができる。その結果、メモリとして高速動作や電荷保持特性を向上させることができる。なお、ＣＶＤ法やスパッタ法により第２の絶縁層１１６、１１８、１２０を形成した場合には、絶縁層を形成した後に高密度プラズマ処理を行い当該絶縁層の表面に酸化処理、窒化処理又は酸窒化処理を行うことが好ましい。

次に、第１の絶縁層１１２、第２の絶縁層１１６、１１８、１２０を覆うように電荷蓄積層１２２を形成する（図１７（Ａ）参照）。電荷蓄積層１２２として、膜中に電荷をトラップする欠陥を有している絶縁層、又は導電性粒子又はシリコン等の半導体粒子を含む絶縁層で形成することができる。例えば、電荷蓄積層１２２として、窒化ゲルマニウム、酸化ゲルマニウム、酸素が添加された窒化ゲルマニウム、窒素が添加された酸化ゲルマニウム、酸素及び水素が添加された窒化ゲルマニウム、窒素及び水素が添加された酸化ゲルマニウム等のゲルマニウム化合物で形成することができる。又はこれらのゲルマニウム化合物で形成される層中にゲルマニウム粒子やシリコンゲルマニウム粒子が含まれてもよい。

窒化ゲルマニウム、酸化ゲルマニウム、酸素が添加された窒化ゲルマニウム、窒素が添加された酸化ゲルマニウム、酸素及び水素が添加された窒化ゲルマニウム、窒素及び水素が添加された酸化ゲルマニウム等のゲルマニウム化合物で電荷蓄積層１２２が形成される場合、ゲルマニウム元素を含む雰囲気中（例えば、ＧｅＨ_４及びＮ_２、ＧｅＨ_４及びＮＨ_３、ＧｅＨ_４及びＮ_２Ｏ等を含む雰囲気）でプラズマＣＶＤ法を行うことにより電荷蓄積層１２２を形成することができる。また、酸化ゲルマニウムをアンモニア雰囲気で加熱した焼結体を蒸着して窒化ゲルマニウムを用いた電荷蓄積層１２２を形成することができる。電荷蓄積層１２２の厚さは１ｎｍ以上２０ｎｍ以下、好ましくは１ｎｍ以上１０ｎｍ以下が好ましい。

また、ＧｅＨ_４及びＨ_２、ＧｅＨ_４とＳｉＨ_４及びＨ_２等を含む雰囲気でプラズマＣＶＤ法を行うことにより、ゲルマニウム粒子やシリコンゲルマニウム粒子を形成することができる。例えば、水素で５％〜１０％に希釈されたゲルマン（ＧｅＨ_４）ガスを用い、基板１００の加熱温度を２００〜３５０℃として、１３．５６ＭＨｚ〜６０ＭＨｚ（例えば、２７ＭＨｚ）の高周波電力を印加することで、ゲルマニウム粒子を形成することができる。電荷蓄積層１２２に含まれるゲルマニウム粒子やシリコンゲルマニウム粒子の径は０．１ｎｍ以上１０ｎｍ以下、好ましくは１ｎｍ以上３ｎｍ以下が好ましい。

ここでは、電荷蓄積層１２２として、ＧｅＨ_４及びＮＨ_３を原料とし、プラズマＣＶＤ法により形成した１ｎｍ以上２０ｎｍ以下、好ましくは１ｎｍ以上１０ｎｍ以下の厚さの窒化ゲルマニウムを用いる。なお、メモリ部に設けられた電荷蓄積層１２２は、後に完成する不揮発性メモリ素子において電荷をトラップする層として機能する。

次に、半導体層１０４、１０６上に形成された第２の絶縁層１１６、１１８、電荷蓄積層１２２と半導体層１１０上に形成された電荷蓄積層１２２を選択的に除去し、半導体層１０８上に形成された、第２の絶縁層１２０と電荷蓄積層１２２を残存させる。ここでは、メモリ部に設けられた半導体層１０８を選択的にレジスト１２４で覆い、レジスト１２４で覆われていない第２の絶縁層１１６、１１８と電荷蓄積層１２２をエッチングすることによって選択的に除去する（図１７（Ｂ）参照）。なお、図１７（Ｂ）では、電荷蓄積層１２２をエッチングして選択的に除去することによって、電荷蓄積層１２２の一部を残存させ、電荷蓄積層１２６を形成する例を示している。

次に、半導体層１０４、１０６、半導体層１０８の上方に形成された電荷蓄積層１２６、半導体層１１０の上方に形成された第１の絶縁層１２０を覆うように第３の絶縁層１２８を形成する（図１７（Ｃ）参照）。

第３の絶縁層１２８は、ＣＶＤ法やスパッタリング法等を用いて、酸化珪素、窒化珪素、酸窒化珪素等の絶縁材料を用いて単層又は積層して形成する。例えば、第３の絶縁層１２８を単層で設ける場合には、ＣＶＤ法により酸窒化珪素層を５ｎｍ以上５０ｎｍ以下の厚さで形成する。また、第３の絶縁層１２８を３層構造で設ける場合には、第１層目の絶縁層として酸窒化珪素層を形成し、第２の絶縁層として窒化珪素層を形成し、第３の絶縁層として酸窒化珪素層を形成する。

なお、半導体層１０８の上方に形成された第３の絶縁層１２８は、後に完成する不揮発性メモリ素子においてコントロール絶縁層として機能し、半導体層１０４、１０６の上方に形成された第３の絶縁層１２８は、後に完成するトランジスタにおいてゲート絶縁膜として機能する。

次に、半導体層１０４、１０６、１０８、１１０の上方に形成された第３の絶縁層１２８を覆うように導電層を形成する（図１８（Ａ）参照）。ここでは、導電層として、導電層１３０と導電層１３２を順に積層して形成した例を示している。もちろん、導電層は、単層又は３層以上の積層構造で形成してもよい。

導電層１３０、１３２としては、タンタル（Ｔａ）、タングステン（Ｗ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、クロム（Ｃｒ）、ニオブ（Ｎｂ）等から選択された元素またはこれらの元素を主成分とする合金材料若しくは化合物材料で形成することができる。また、これらの元素を窒化した金属窒化層で形成することもできる。他にも、リン等の不純物元素をドーピングした多結晶珪素に代表される半導体材料により形成することもできる。

ここでは、導電層１３０として窒化タンタルを用いて形成し、その上に導電層１３２としてタングステンを用いて積層構造で設ける。また、他にも、導電層１３０として、窒化タングステン、窒化モリブデン又は窒化チタンから選ばれた単層又は積層構造を用い、導電層１３２として、タンタル、モリブデン、チタンから選ばれた単層又は積層構造を用いることができる。

次に、積層して設けられた導電層１３０、１３２を選択的にエッチングして除去することによって、半導体層１０４、１０６、１０８、１１０の上方の一部に導電層１３０、１３２を残存させ、それぞれゲート電極として機能する導電層１３４、１３６、１３８、１４０を形成する（図１８（Ｂ）参照）。なお、メモリ部に設けられた半導体層１０８の上方に形成される導電層１３８は、後に完成する不揮発性メモリ素子において制御ゲートとして機能する。また、導電層１３４、１３６、１４０は、後に完成するトランジスタにおいてゲート電極として機能する。

次に、半導体層１０４を覆うようにレジスト１４２を選択的に形成し、当該レジスト１４２、導電層１３６、１３８、１４０をマスクとして半導体層１０６、１０８、１１０に不純物元素を導入することによって不純物領域を形成する（図１８（Ｃ）参照）。不純物元素としては、ｎ型を付与する不純物元素又はｐ型を付与する不純物元素を用いる。ｎ型を示す不純物元素としては、リン（Ｐ）やヒ素（Ａｓ）等を用いることができる。ｐ型を示す不純物元素としては、ボロン（Ｂ）やアルミニウム（Ａｌ）やガリウム（Ｇａ）等を用いることができる。ここでは、不純物元素として、リン（Ｐ）を用いる。

図１８（Ｃ）においては、不純物元素を導入することによって、半導体層１０６にソース領域又はドレイン領域を形成する不純物領域１４６とチャネル形成領域１４４が形成される。また、半導体層１０８には、ソース領域又はドレイン領域を形成する不純物領域１５０とチャネル形成領域１４８が形成される。また、半導体層１１０には、ソース領域又はドレイン領域を形成する不純物領域１５４とチャネル形成領域１５２が形成される。この後レジスト１４２を除去する。

次に、半導体層１０６、１０８、１１０を覆うようにレジスト１５６を選択的に形成し、当該レジスト１５６、導電層１３４をマスクとして半導体層１０４に不純物元素を導入することによって不純物領域を形成する（図１９（Ａ）、図２３参照）。不純物元素としては、ｎ型を付与する不純物元素又はｐ型を付与する不純物元素を用いる。ｎ型を示す不純物元素としては、リン（Ｐ）やヒ素（Ａｓ）等を用いることができる。ｐ型を示す不純物元素としては、ボロン（Ｂ）やアルミニウム（Ａｌ）やガリウム（Ｇａ）等を用いることができる。ここでは、図１８（Ｃ）で半導体層１０６、１０８、１１０に導入した不純物元素と異なる導電型を有する不純物元素（例えば、ボロン（Ｂ））を導入する。その結果、半導体層１０４にソース領域又はドレイン領域を形成する不純物領域１６０とチャネル形成領域１５８を形成される。この後レジスト１５６を除去する。

次に、第３の絶縁層１２８、導電層１３４、１３６、１３８、１４０を覆うように絶縁層１６２を形成し、当該絶縁層１６２上に半導体層１０４、１０６、１０８、１１０にそれぞれ形成された不純物領域１４６、１５０、１５４、１６０と電気的に接続する導電層１６４を形成する（図１９（Ｂ）、図２４参照）。

絶縁層１６２は、ＣＶＤ法やスパッタ法等により、酸化珪素、窒化珪素、酸窒化珪素等の酸素または窒素を有する絶縁層やＤＬＣ（ダイヤモンドライクカーボン）等の炭素を含む層、エポキシ、ポリイミド、ポリアミド、ポリビニルフェノール、ベンゾシクロブテン、アクリル等の有機材料またはシロキサン樹脂等のシロキサン材料からなる単層または積層構造で設けることができる。なお、シロキサン材料とは、Ｓｉ−Ｏ−Ｓｉ結合を含む材料に相当する。シロキサンは、シリコン（Ｓｉ）と酸素（Ｏ）との結合で骨格構造が構成される。置換基として、少なくとも水素を含む有機基（例えばアルキル基、芳香族炭化水素基）が用いられる。置換基として、フルオロ基を用いることもできる。または置換基として、少なくとも水素を含む有機基と、フルオロ基とを用いてもよい。

導電層１６４は、ＣＶＤ法やスパッタリング法等により、アルミニウム（Ａｌ）、タングステン（Ｗ）、チタン（Ｔｉ）、タンタル（Ｔａ）、モリブデン（Ｍｏ）、ニッケル（Ｎｉ）、白金（Ｐｔ）、銅（Ｃｕ）、金（Ａｕ）、銀（Ａｇ）、マンガン（Ｍｎ）、ネオジウム（Ｎｄ）、炭素（Ｃ）、シリコン（Ｓｉ）から選択された元素、又はこれらの元素を主成分とする合金材料若しくは化合物材料で、単層又は積層で形成する。アルミニウムを主成分とする合金材料とは、例えば、アルミニウムを主成分としニッケルを含む材料、又は、アルミニウムを主成分とし、ニッケルと、炭素と珪素の一方又は両方とを含む合金材料に相当する。導電層１６４は、例えば、バリア層とアルミニウムシリコン（Ａｌ−Ｓｉ）層とバリア層の積層構造、バリア層とアルミニウムシリコン（Ａｌ−Ｓｉ）層と窒化チタン（ＴｉＮ）層とバリア層の積層構造を採用するとよい。なお、バリア層とは、チタン、チタンの窒化物、モリブデン、又はモリブデンの窒化物からなる薄膜に相当する。アルミニウムやアルミニウムシリコンは抵抗値が低く、安価であるため、導電層１６４を形成する材料として最適である。また、上層と下層のバリア層を設けると、アルミニウムやアルミニウムシリコンのヒロックの発生を防止することができる。また、還元性の高い元素であるチタンからなるバリア層を形成すると、結晶質半導体層上に薄い自然酸化膜ができていたとしても、この自然酸化膜を還元し、結晶質半導体層と良好なコンタクトをとることができる。

なお、本実施例では、メモリ部に形成される不揮発性メモリ素子のコントロール絶縁膜として機能する絶縁層とロジック部に形成される薄膜トランジスタのゲート絶縁膜を同時に形成する例（図１７（Ｃ））を示したがこれに限られない。例えば、図２０に示すように形成してもよい。以下に、具体的に説明する。

まず、図１７（Ａ）まで同様に形成した後、電荷蓄積層１２２上に第３の絶縁層１２８を形成する（図２０（Ａ））。次に、半導体層１０８を覆うようにレジスト１２４を選択的に形成した後、半導体層１０４、１０６、１１０の上方に形成された電荷蓄積層１２２と第３の絶縁層１２８を選択的に除去する（図２０（Ｂ））。その後、露出した半導体層１０４、１０６の表面にゲート絶縁膜として機能する絶縁層１６８、１７０を形成する（図２０（Ｃ））。絶縁層１６８、１７０は、第２の絶縁層１１６、１１８、１２０の形成で説明したように高密度プラズマ処理を用いて設けてもよいし、ＣＶＤ法やスパッタ法によって形成することができる。

図２０に示すように形成することによって、ロジック部に形成される薄膜トランジスタのゲート絶縁膜とメモリ部に形成される不揮発性メモリ素子のコントロール絶縁膜とを異なる厚さや材料で設けることもできる。

また、本実施例で示した工程において、ゲート電極として機能する導電層１３４、１３６、１３８、１４０の側面に接するように絶縁層１７２（サイドウォールともいう）を設けてもよい（図２１参照）。半導体層１０４、１０６、１０８、１１０に絶縁層１７２をマスクとして不純物元素を導入することによって、当該半導体層１０４、１０６、１０８、１１０にそれぞれＬＤＤとして機能する低濃度不純物領域１８０、１７４、１７６、１７８を形成することができる。

なお、絶縁層１７２は、半導体層１０４と直接接するように設けてもよいし（図２１（Ａ）参照）、当該絶縁層１７２の下方に他の絶縁層や電荷蓄積層が設けられた構造としてもよい（図２１（Ｂ）参照）。

また、本実施例では、メモリ部に設けられた半導体層１０８の上方全面に電荷蓄積層１２６を設けた構成を示したが、これに限られない。例えば、半導体層１０８と導電層１３８が交差する部分に選択的に電荷蓄積層１２６を設けた構造としてもよい（図４６参照）。なお、不揮発性メモリ素子において、チャネル長をＬ、チャネル幅をＷとした場合、電荷蓄積層１２６はチャネル長Ｌ及びチャネル幅Ｗより大きくなるように設けてもよいし（図４６参照）、チャネル長Ｌとチャネル幅Ｗの一方より大きくなるように設けてもよいし、チャネル長Ｌ及びチャネル幅Ｗより小さくなるように（半導体層１０８上に設けられた状態）設けてもよい。

本実施例は、本明細書で示した他の実施の形態又は実施例と組み合わせて行うことができる。

本実施例では、上記実施例と異なる不揮発性半導体記憶装置の作製方法に関して図面を参照して説明する。なお、上記実施例と同じものを指す場合には同様の符号を用いて示し説明を省略する。なお、図２５〜図２７において、Ａ−Ｂ間及びＣ−Ｄ間はロジック部に設けられる薄膜トランジスタを示し、Ｅ−Ｆ間はメモリ部に設けられる不揮発性メモリ素子を示し、Ｇ−Ｈ間はメモリ部に設けられる薄膜トランジスタを示している。

まず、上記実施例で示したように、図１６（Ａ）まで同様に形成後、半導体層１０４、１０６、１０８の端部と、半導体層１１０を覆うようにレジスト１１４を選択的に形成し、当該レジスト１１４に覆われていない第１の絶縁層１１２を選択的に除去する（図２５（Ａ）参照）。つまり、ここでは、半導体層１１０と半導体層１０４、１０６、１０８の端部が第１の絶縁層１１２に覆われた構造となる。

これは、半導体層１０４、１０６、１０８上に形成された第１の絶縁層１１２をエッチングにより全て除去した場合に、半導体層１０４、１０６、１０８の端部と絶縁層１０２との部分において絶縁層１０２に凹部（ザグリ）が形成されるのを防止するために設ける。絶縁層１０２に凹部が形成された場合、その後に半導体層１０４、１０６、１０８を覆う絶縁層等を形成した場合に被覆不良等の問題が生じるため、このように、半導体層１０４、１０６、１０８の端部を第１の絶縁層１１２で覆うことが有効となる。この後レジスト１１４を除去する。

次に、半導体層１０４、１０６、１０８上に第２の絶縁層１１６、１１８、１２０をそれぞれ形成する（図２５（Ｂ）参照）。第２の絶縁層１１６、１１８、１２０は、上記実施例で説明したいずれかの方法で形成することができる。ここでは、高密度プラズマ処理を用いて酸化処理と窒化処理を続けて行うことによって、第２の絶縁層１１６、１１８、１２０として酸化珪素層を形成した後、酸化珪素層の表面又は表面近傍に窒素濃度の高い窒素プラズマ処理層を形成する。

次に、半導体層１１０の上方に形成された第１の絶縁層１１２と、第２の絶縁層１１６、１１８、１２０を覆うように電荷蓄積層１２２を形成する（図２５（Ｃ）参照）。電荷蓄積層１２２は、上記実施例で説明したいずれかの材料で形成することができる。ここでは、ゲルマニウム粒子を含有した窒化ゲルマニウム層を形成する。

次に、半導体層１０４、１０６上に形成された第２の絶縁層１１６、１１８、電荷蓄積層１２２を選択的に除去し、半導体層１０８上に形成された第２の絶縁層１２０、電荷蓄積層１２２と、半導体層１１０の上方に形成された電荷蓄積層１２２を残存させる。ここでは、メモリ部に設けられた半導体層１０８、半導体層１１０を選択的にレジスト１２４で覆い、レジスト１２４で覆われていない第２の絶縁層１１６、１１８と電荷蓄積層１２２をエッチングすることによって選択的に除去する（図２６（Ａ）参照）。なお、図２６（Ａ）では、電荷蓄積層１２２をエッチングして選択的に除去することによって、電荷蓄積層１２２の一部を残存させ、電荷蓄積層１２６を形成する例を示している。なお、上記実施例で示したように、半導体層１１０の上方に形成された電荷蓄積層１２２を除去してもよい。この後レジスト１２４を除去する。

次に、半導体層１０４、１０６、半導体層１０８、１１０の上方に形成された電荷蓄積層１２６を覆うように第３の絶縁層１２８を形成する（図２６（Ｂ）参照）。

第３の絶縁層１２８は、上記実施例で説明したいずれかの材料を用いて形成する。例えば、第３の絶縁層１２８を、ＣＶＤ法により酸窒化珪素層を５ｎｍ以上５０ｎｍ以下の厚さで形成する。

なお、半導体層１０８の上方に形成された第３の絶縁層１２８は、後に完成する不揮発性メモリ素子においてコントロール絶縁層として機能し、半導体層１０４、１０６の上方に形成された第３の絶縁層１２８は、後に完成するトランジスタにおいてゲート絶縁膜として機能する。

次に、半導体層１０４、１０６、１０８、１１０の上方にそれぞれゲート電極として機能する導電層１３４、１３６、１３８、１４０を形成する（図２６（Ｃ）参照）。なお、メモリ部に設けられた半導体層１０８の上方に形成される導電層１３８は、後に完成する不揮発性メモリ素子において制御ゲートとして機能する。また、導電層１３４、１３６、１４０は、後に完成するトランジスタにおいてゲート電極として機能する。

次に、半導体層１０４を覆うようにレジスト１４２を選択的に形成し、当該レジスト１４２、導電層１３６、１３８、１４０をマスクとして半導体層１０６、１０８、１１０に不純物元素を導入することによって不純物領域を形成する（図２７（Ａ）参照）。不純物元素としては、ｎ型を付与する不純物元素又はｐ型を付与する不純物元素を用いる。ｎ型を示す不純物元素としては、リン（Ｐ）やヒ素（Ａｓ）等を用いることができる。ｐ型を示す不純物元素としては、ボロン（Ｂ）やアルミニウム（Ａｌ）やガリウム（Ｇａ）等を用いることができる。ここでは、不純物元素として、リン（Ｐ）を用いる。この後レジスト１４２を除去する。

図２７（Ａ）においては、不純物元素を導入することによって、半導体層１０６にソース領域又はドレイン領域を形成する不純物領域１４６とチャネル形成領域１４４が形成される。また、半導体層１０８には、ソース領域又はドレイン領域を形成する不純物領域１５０とチャネル形成領域１４８が形成される。また、半導体層１１０には、ソース領域又はドレイン領域を形成する不純物領域１５４とチャネル形成領域１５２が形成される。

次に、半導体層１０６、１０８、１１０を覆うようにレジスト１５６を選択的に形成し、当該レジスト１５６、導電層１３４をマスクとして半導体層１０４に不純物元素を導入することによって不純物領域を形成する（図２７（Ｂ）参照）。不純物元素としては、ｎ型を付与する不純物元素又はｐ型を付与する不純物元素を用いる。ｎ型を示す不純物元素としては、リン（Ｐ）やヒ素（Ａｓ）等を用いることができる。ｐ型を示す不純物元素としては、ボロン（Ｂ）やアルミニウム（Ａｌ）やガリウム（Ｇａ）等を用いることができる。ここでは、図２７（Ａ）で半導体層１０６、１０８、１１０に導入した不純物元素と異なる導電型を有する不純物元素（例えば、ボロン（Ｂ））を導入する。その結果、半導体層１０４にソース領域又はドレイン領域を形成する不純物領域１６０とチャネル形成領域１５８を形成される。この後レジスト１５６を除去する。

次に、第３の絶縁層１２８、導電層１３４、１３６、１３８、１４０を覆うように絶縁層１６２を形成し、当該絶縁層１６２上に半導体層１０４、１０６、１０８、１１０にそれぞれ形成された不純物領域１６０、１５０、１５４、１４６と電気的に接続する導電層１６４を形成する（図２７（Ｃ）参照）。

絶縁層１６２、導電層１６４は、上記実施例で説明したいずれかの材料を用いて形成することができる。

なお、本実施例は、本明細書で示した他の実施の形態又は実施例と組み合わせて行うことができる。

本実施例では、上記実施例と異なる不揮発性半導体記憶装置の作製方法に関して図面を参照して説明する。なお、上記実施例と同じものを指す場合には同様の符号を用いて示し説明を省略する。なお、図２８〜図３０において、Ａ−Ｂ間及びＣ−Ｄ間はロジック部に設けられる薄膜トランジスタを示し、Ｅ−Ｆ間はメモリ部に設けられる不揮発性メモリ素子を示し、Ｇ−Ｈ間はメモリ部に設けられる薄膜トランジスタを示している。

まず、基板１００上に絶縁層１０２を介して半導体層１０３を形成し、当該半導体層１０３上に第１の絶縁層１１２を形成する（図２８（Ａ）参照）。

半導体層１０３は、基板１００上にあらかじめ形成された絶縁層１０２上にスパッタ法、ＬＰＣＶＤ法、プラズマＣＶＤ法等を用いてシリコン（Ｓｉ）を主成分とする材料等を用いて非晶質半導体層を形成し、当該非晶質半導体層を結晶化させることにより設けることができる。なお、非晶質半導体層の結晶化は、レーザー結晶化法、ＲＴＡ又はファーネスアニール炉を用いる熱結晶化法、結晶化を助長する金属元素を用いる熱結晶化法またはこれら方法を組み合わせた方法等により行うことができる。

次に、第１の絶縁層１１２上に選択的にレジスト１１４を設け、当該レジスト１１４をマスクとしてエッチングすることによって、第１の絶縁層１１２を残存させて、第２の絶縁層１１３を形成する（図２８（Ｂ）参照）。

次に、露出した半導体層１０３上に第２の絶縁層１１５を形成する（図２８（Ｃ）参照）。

第２の絶縁層１１５は、露出した半導体層１０３に熱処理又はプラズマ処理等を行うことによって形成することができる。例えば、高密度プラズマ処理により当該半導体層１０３に酸化処理、窒化処理又は酸窒化処理を行うことによって、当該半導体層１０３それぞれの上に、窒素プラズマ処理層を表面または表面近傍に有する酸化珪素層を第２の絶縁層１１５として形成する。なお、第２の絶縁層１１５は、ＣＶＤ法やスパッタ法により形成してもよいし、ＣＶＤ法やスパッタ法で形成した層に高密度プラズマ処理を行うことにより形成してもよい。

例えば、半導体層１０３としてＳｉを主成分とする半導体層を用いて高密度プラズマ処理により酸化処理又は窒化処理を行った場合、第２の絶縁層１１５として酸化珪素層又は窒化珪素層が形成される。また、高密度プラズマ処理により半導体層１０３に酸化処理を行った後に、再度高密度プラズマ処理を行うことによって窒化処理を行ってもよい。この場合、半導体層１０３に接して酸化珪素層が形成され、当該酸化珪素層の表面またはその近傍に窒素プラズマ処理層が形成される。

ここでは、第２の絶縁層１１５を１ｎｍ以上１０ｎｍ以下、好ましくは１ｎｍ以上５ｎｍ以下で形成する。例えば、高密度プラズマ処理により半導体層１０３に酸化処理を行い当該半導体層１０３の表面に酸化珪素層を形成した後、高密度プラズマ処理により窒化処理を行い酸化珪素層の表面またはその近傍に窒素プラズマ処理層を形成する。また、このとき、高密度プラズマ処理による酸化処理と窒化処理は大気に一度も曝されることなく連続して行うことが好ましい。高密度プラズマ処理を連続して行うことによって、汚染物の混入の防止や生産効率の向上を実現することができる。また、この際に、第１の絶縁層１１３の表面も酸化又は窒化され、酸窒化珪素層が形成される場合がある。

次に、第２の絶縁層１１５と第１の絶縁層１１３上に電荷蓄積層１２２を形成する（図２９（Ａ）参照）。電荷蓄積層１２２は、上記実施例で説明したいずれかの材料で形成することができる。ここでは、電荷蓄積層１２２として窒化ゲルマニウム層を形成する。

次に、第１の絶縁層１３３と第２の絶縁層１１５上に選択的にレジスト１２３を形成し、当該レジスト１２３をマスクとして、第２の絶縁層１１５と電荷蓄積層１２２を選択的に除去することによって、第２の絶縁層１１５、電荷蓄積層１２２の積層構造を残存させて第２の絶縁層１２０、電荷蓄積層１２６を形成する。また、第１の絶縁層１１３上に形成された電荷蓄積層１２２を残存させて電荷蓄積層１２７を形成する。なお、電荷蓄積層１２７は、除去することも可能である（図２９（Ｂ）参照）。メモリ部に形成された第２の絶縁層１２０は、後に完成する不揮発性記憶素子においてトンネル絶縁膜として機能する。

次に、半導体層１０３を選択的にエッチングして島状の半導体層１０４、１０６、１０８、１１０を形成する（図２９（Ｃ）参照）。

次に、半導体層１０４、１０６、半導体層１０８の上方に形成された電荷蓄積層１２６、半導体層１１０の上方に形成された電荷蓄積層１２７を覆うように第３の絶縁層１２８を形成する（図３０（Ａ）参照）。

次に、半導体層１０４、１０６、１０８、１１０の上方にそれぞれゲート電極として機能する導電層１３４、１３６、１３８、１４０を形成する（図３０（Ｂ）参照）。なお、メモリ部に設けられた半導体層１０８の上方に形成される導電層１３８は、後に完成する不揮発性メモリ素子において制御ゲートとして機能する。また、導電層１３４、１３６、１４０は、後に完成するトランジスタにおいてゲート電極として機能する。

次に、上記実施例で示したように、半導体層１０４、１０６、１０８、１１０にそれぞれチャネル形成領域及び不純物領域を形成した後、第３の絶縁層１２８、導電層１３４、１３６、１３８、１４０を覆うように絶縁層１６２を形成し、当該絶縁層１６２上に半導体層１０４、１０６、１０８、１１０にそれぞれ形成された不純物領域１６０、１５０、１５４、１４６と電気的に接続する導電層１６４を形成する（図３０（Ｃ）参照）。

なお、本実施例は、本明細書で示した他の実施の形態又は実施例と組み合わせて行うことができる。

本実施例では、上記実施例と異なる半導体基板を用いた不揮発性半導体記憶装置の作製方法に関して図面を参照して説明する。なお、図３７〜図３９は上面図を示し、図３１〜図３５は図３７〜図３９におけるＡ−Ｂ間、Ｅ−Ｆ間の断面図を示しており、図４０は図３７〜図３９におけるＣ−Ｄ間の断面図を示している。また、Ａ−Ｂ間はメモリ部に設けられるトランジスタと不揮発性メモリ素子を示し、Ｃ−Ｄ間はメモリ部に設けられる不揮発性メモリ素子を示し、Ｅ−Ｆ間はロジック部に設けられるトランジスタを示している。また、本実施例では、Ｅ−Ｆ間に示す基板１２００の領域１２０７に設けられるトランジスタをｐチャネル型、領域１２０８に設けられるトランジスタをｎチャネル型とし、Ａ−Ｂ間に示す基板１２００の領域１２０９に設けられるトランジスタをｎチャネル型、不揮発性メモリ素子のキャリアの移動を電子で行う場合に関して説明するが、本発明の不揮発性半導体装置はこれに限られるものでない。

まず、基板１２００上に絶縁層を形成する。ここでは、ｎ型の導電型を有する単結晶Ｓｉを基板１２００として用い、当該基板１２００上に絶縁層１２０１と絶縁層１２０２を形成する（図３１（Ａ）参照）。例えば、基板１２００に熱処理を行うことにより絶縁層１２０１として酸化珪素を形成し、当該絶縁層１２０２上にＣＶＤ法を用いて窒化珪素を形成する。

また、基板１２００は、半導体基板であれば特に限定されず用いることができる。例えば、ｎ型又はｐ型の導電型を有する単結晶Ｓｉ基板、化合物半導体基板（ＧａＡｓ基板、ＩｎＰ基板、ＧａＮ基板、ＳｉＣ基板、サファイア基板、ＺｎＳｅ基板等）、貼り合わせ法またはＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ ｂｙ ＩＭｐｌａｎｔｅｄ ＯＸｙｇｅｎ）法を用いて作製されたＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ）基板等を用いることができる。

また、絶縁層１２０２は、絶縁層１２０１を形成した後に高密度プラズマ処理により当該絶縁層１２０１を窒化することにより設けてもよい。なお、基板１２００上に設ける絶縁層は単層又は３層以上の積層構造で設けてもよい。

次に、絶縁層１２０２上に選択的にレジストマスク１２０３のパターンを形成し、当該レジストマスク１２０３をマスクとして選択的にエッチングを行うことによって、基板１２００に選択的に凹部１２０４を形成する（図３１（Ｂ）参照）。基板１２００、絶縁層１２０１、１２０２のエッチングとしては、プラズマを利用したドライエッチングにより行うことができる。

次に、レジストマスク１２０３のパターンを除去した後、基板１２００に形成された凹部１２０４を充填するように絶縁層１２０５を形成する（図３１（Ｃ）参照）。

絶縁層１２０５は、ＣＶＤ法やスパッタリング法等を用いて、酸化珪素、窒化珪素、酸素を含む窒化珪素、窒素を含む酸化珪素等の絶縁材料を用いて形成する。ここでは、絶縁層１２０５として、常圧ＣＶＤ法または減圧ＣＶＤ法によりＴＥＯＳ（テトラエチルオルソシリケート）ガスを用いて酸化珪素を形成する。

次に、研削処理、研磨処理又はＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）処理を行うことによって、基板１２００の表面を露出させる。ここでは、基板１２００の表面を露出させることにより、基板１２００の凹部１２０４に形成された絶縁層１２０６間に領域１２０７〜１２０９が設けられる。なお、絶縁層１２０６は、基板１２００の表面に形成された絶縁層１２０５が研削処理、研磨処理又はＣＭＰ処理により除去されることにより得られたものである。続いて、ｐ型の導電型を有する不純物元素を選択的に導入することによって、基板１２００の領域１２０８、１２０９にｐウェル１２１０を形成する（図３２（Ａ）、図３７（Ａ）、（Ｂ）、図４０（Ａ）参照）。

ｐ型を示す不純物元素としては、ボロン（Ｂ）やアルミニウム（Ａｌ）やガリウム（Ｇａ）等を用いることができる。ここでは、不純物元素として、ボロン（Ｂ）を領域１２０８、１２０９に導入する。

なお、本実施例では、基板１２００としてｎ型の導電型を有する半導体基板を用いているため、領域１２０７には不純物元素の導入を行っていないが、ｎ型を示す不純物元素を導入することにより領域１２０７にｎウェルを形成してもよい。ｎ型を示す不純物元素としては、リン（Ｐ）やヒ素（Ａｓ）等を用いることができる。

一方、ｐ型の導電型を有する半導体基板を用いる場合には、領域１２０７にｎ型を示す不純物元素を導入してｎウェルを形成し、領域１２０８、１２０９には不純物元素の導入を行わない構成としてもよい。

次に、基板１２００に設けられた領域１２０７〜１２０９上に第１の絶縁層１２１１を形成する（図３２（Ｂ）参照）。

第１の絶縁層１２１１は、実施例１に示す第１の絶縁層１１２と同様に形成することができる。ここでは、第１の絶縁層１２１１として、酸窒化珪素をＣＶＤ法を用いて形成する。

なお、基板１２００の部の露出した領域１２０９に形成された第１の絶縁層１２１１は、後に完成するトランジスタにおいてゲート絶縁膜として機能する。

次に、基板１２００の領域１２０９に形成された第１の絶縁層１２１１を覆うようにレジストマスク１２１２を選択的に形成し、基板１２００の領域１２０７、１２０８に形成された第１の絶縁層１２１１を選択的に除去し、領域１２０９に設けられた一部の第１の絶縁層１２１１を残存させて、第１の絶縁層１２１３とする（図３２（Ｃ）参照）。

次に、レジストマスク１２１２を除去した後、基板１２００の領域１２０７、１２０８、及び領域１２０９の一部の表面上に第２の絶縁層１２１４〜１２１６をそれぞれ形成する。次に、第１の絶縁層１２１３及び第２の絶縁層１２１４〜１２１６を覆うように電荷蓄積層１２１７を形成する。（図３３（Ａ）参照）。

第２の絶縁層１２１４〜１２１６は、上述したように、プラズマ処理を用いて形成してもよい。例えば、基板１２００を加熱して領域１２０７〜１２０９の表面を酸化し酸化珪素層を形成した後、酸化珪素層の表面をプラズマ処理して酸化珪素層表面又は表面近傍に窒素濃度の高い窒素プラズマ処理層を形成する。また、高密度プラズマ処理により領域１２０７〜１２０９の表面に酸化処理を行った後に、再度高密度プラズマ処理を行うことによって窒化処理を行ってもよい。この場合、領域１２０７〜１２０９の表面に接して酸化珪素層が形成され、当該酸化珪素層及び電荷蓄積層の界面、または当該界面近傍の酸化珪素層に窒素濃度の高い窒素プラズマ処理層が形成される。即ち、表面又は表面近傍に窒素濃度の高い窒素プラズマ処理層を有する酸化珪素層により第２の絶縁層１２１４〜１２１６を形成することができる。

他にも、熱処理を行い基板１２００に設けられた領域１２０７〜１２０９の表面を酸化させることにより第２の絶縁層１２１４〜１２１６を酸化珪素層で形成することができる。

ここでは、第２の絶縁層１２１４〜１２１６として、基板１２００に設けられた領域１２０７〜１２０９の表面を高密度プラズマ処理により酸化処理を行った後、窒化処理を行って、酸化珪素層及び窒素プラズマ処理層を積層して形成する。

本実施例において、基板１２００においてメモリ部に設けられた領域１２０９上に形成される第２の絶縁層１２１６は、後に完成する不揮発性メモリ素子において、トンネル酸化膜として機能する。従って、第２の絶縁層１２１６の厚さが薄いほど、トンネル電流が流れやすく、メモリとして高速動作が可能となる。また、第２の絶縁層１２１６の厚さが薄いほど、電荷蓄積層１２１７に低電圧で電荷を蓄積させることが可能となるため、不揮発性半導体記憶装置の消費電力を低減することができる。そのため、第２の絶縁層１２１６は、厚さを薄く形成することが好ましい。

電荷蓄積層１２１７は、窒化ゲルマニウム、酸化ゲルマニウム、酸素が添加された窒化ゲルマニウム、窒素が添加された酸化ゲルマニウム、酸素及び水素が添加された窒化ゲルマニウム、窒素及び水素が添加された酸化ゲルマニウム等のゲルマニウム化合物で形成することができる。ここでは、電荷蓄積層１２１７として、実施例１に示す電荷蓄積層１２２と同様に形成する。

次に、電荷蓄積層１２１７上にレジストマスク１２１８を形成し、当該レジストマスク１２１８をマスクとして電荷蓄積層１２１７と、第２の絶縁層１２１４〜１２１６を選択的に除去する。ここでは、基板１２００において領域１２０９の一部を覆うようにレジストマスク１２１８を形成し、当該レジストマスク１２１８に覆われていない電荷蓄積層１２１７、第２の絶縁層１２１４〜１２１６を除去することによって、領域１２０９に設けられた一部の第２の絶縁層１２１６と電荷蓄積層１２１７を残存させ、第２の絶縁層１２１９、電荷蓄積層１２２０とする（図３３（Ｂ）参照）。具体的には、領域１２０９のうち、後に不揮発性メモリ素子が形成される領域に設けられた第２の絶縁層１２１９と電荷蓄積層１２２０を残存させる。また、基板１２００の領域１２０７、１２０８と領域１２０９の一部の表面が露出する。

次に、レジストマスク１２１８を除去した後、基板１２００の領域１２０７〜１２０９、電荷蓄積層１２２０を覆うように第３の絶縁層１２２１を形成する（図３３（Ｃ）参照）。

第３の絶縁層１２２１は、第１の絶縁層１２１１と同様に、ＣＶＤ法やスパッタリング法等を用いて、酸化珪素、窒化珪素、酸窒化珪素等の絶縁材料を用いて単層又は積層して形成する。ここでは、第３の絶縁層１２２１として、酸窒化珪素をＣＶＤ法を用いて形成する。

なお、基板１２００の領域１２０９における電荷蓄積層１２２０上に形成された第３の絶縁層１２２１は、後に完成する不揮発性メモリ素子においてコントロール絶縁膜として機能する。

次に、第３の絶縁層１２２１上に導電層を形成する（図３４（Ａ）参照）。ここでは、導電層として、導電層１２２２と導電層１２２３を順に積層して形成した例を示している。もちろん、導電層は、単層又は３層以上の積層構造で形成してもよい。

導電層１２２２、１２２３としては、実施例１に示す導電層１３０、１３２と同様に形成することができる。

ここでは、導電層１２２２として窒化タンタルを用いて形成し、その上に導電層１２２３としてタングステンを用いて積層構造で設ける。

次に、積層して設けられた導電層１２２２、１２２３を選択的にエッチングして除去することによって、基板１２００の領域１２０７〜１２０９の上方の一部に導電層１２２２、１２２３を残存させ、それぞれゲート電極として機能する導電層１２２４〜１２２７を形成する（図３４（Ｂ）、図４０（Ｂ）参照）。また、ここでは、基板１２００において、導電層１２２４〜１２２７と重ならない領域１２０７〜１２０９の表面が露出するようにする。なお、導電層１２２７は、後に完成する不揮発性メモリ素子において制御ゲートとして機能する。

具体的には、基板１２００の領域１２０７において、導電層１２２４の下方に形成された第３の絶縁層１２２１のうち当該導電層１２２４と重ならない部分を選択的に除去し、導電層１２２４と第３の絶縁層１２２１の端部が概略一致するように形成する。また、基板１２００の領域１２０８において、導電層１２２５の下方に形成された第３の絶縁層１２２１のうち当該導電層１２２５と重ならない部分を選択的に除去し、導電層１２２５とエッチングされた第３の絶縁層１２２１の端部が概略一致するように形成する。また、基板１２００の領域１２０９において、導電層１２２６の下方に形成された第３の絶縁層１２２１うち当該導電層１２２６と重ならない部分を選択的に除去し、導電層１２２６とエッチングされた第３の絶縁層１２２１の端部が概略一致するように形成する。また、基板１２００の領域１２０９において、導電層１２２７の下方に形成された第３の絶縁層１２２１、電荷蓄積層１２２０、第２の絶縁層１２１９のうち当該導電層１２２７と重ならない部分を選択的に除去し、導電層１２２７、エッチングされた第３の絶縁層１２２１（第３の絶縁層１２２９と示す。）、電荷蓄積層１２２８及びエッチングされた第２の絶縁層１２１９（第２の絶縁層１２３０と示す。）の端部が概略一致するように形成する。

この場合、導電層１２２４〜１２２７の形成と同時に、導電層１２２４〜１２２７と重ならない部分の絶縁層等を除去してもよいし、導電層１２２４〜１２２７を形成した後残存したレジストマスク又は当該導電層１２２４〜１２２７をマスクとして導電層１２２４〜１２２７と重ならない部分の絶縁層等を除去してもよい。

次に、基板１２００の領域１２０７〜１２０９に不純物元素を選択的に導入し、低濃度不純物領域１２３１〜１２３３を形成する（図３４（Ｃ）参照）。ここでは、領域１２０８、１２０９に導電層１２２５〜１２２７をマスクとしてｎ型を付与する低濃度の不純物元素を選択的に導入して低濃度不純物領域１２３２、１２３３を形成し、領域１２０７に導電層１２２４をマスクとしてｐ型を付与する低濃度の不純物元素を選択的に導入して低濃度不純物領域１２３１を形成する。ｎ型を付与する不純物元素としては、リン（Ｐ）やヒ素（Ａｓ）等を用いることができる。ｐ型を付与する不純物元素としては、ボロン（Ｂ）やアルミニウム（Ａｌ）やガリウム（Ｇａ）等を用いることができる。

次に、導電層１２２４〜１２２７の側面に接する絶縁層１２３４〜１２３７（サイドウォールともよばれる）を形成する。具体的には、プラズマＣＶＤ法やスパッタリング法等により、珪素、酸化珪素又は窒化珪素等の無機材料を含む層や、有機樹脂などの有機材料を含む層を、単層又は積層して形成する。そして、当該絶縁層を、垂直方向を主体とした異方性エッチングにより選択的にエッチングして、導電層１２２４〜１２２７の側面に接するように形成することができる。なお、絶縁層１２３４〜１２３７は、ＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ ｄｒａｉｎ）領域を形成する際のドーピング用のマスクとして用いる。また、ここでは、絶縁層１２３４〜１２３７は、導電層１２２４〜１２２７の下方に形成された絶縁層や電荷蓄積層の側面にも接するように形成されている。

続いて、当該絶縁層１２３４〜１２３７、導電層１２２４〜１２２７をマスクとして基板１２００の領域１２０７〜１２０９に不純物元素を導入することによって、ソース領域又はドレイン領域として機能する不純物領域１２３８〜１２４０を形成する（図３５（Ａ）、図３８（Ａ）、（Ｂ）参照）。ここでは、基板１２００の領域１２０８、１２０９に絶縁層１２３５〜１２３７と導電層１２２５〜１２２７をマスクとして高濃度のｎ型を付与する不純物元素を導入して不純物領域１２３９、１２４０を形成し、領域１２０７に絶縁層１２３４と導電層１２２４をマスクとして高濃度のｐ型を付与する不純物元素を導入して不純物領域１２３８を形成する。

その結果、基板１２００の領域１２０７には、ソース領域又はドレイン領域を形成する不純物領域１２３８と、ＬＤＤ領域を形成する低濃度不純物領域１２４１と、チャネル形成領域１２４５が形成される。また、基板１２００の領域１２０８には、ソース領域又はドレイン領域を形成する不純物領域１２３９と、ＬＤＤ領域を形成する低濃度不純物領域１２４２と、チャネル形成領域１２４６が形成される。また、基板１２００の領域１２０９には、ソース領域又はドレイン領域を形成する不純物領域１２４０と、ＬＤＤ領域を形成する低濃度不純物領域１２４３、１２４４と、チャネル形成領域１２４７、１２４８が形成される。

なお、本実施例では、導電層１２２４〜１２２７と重ならない基板１２００の領域１２０７〜１２０９を露出させた状態で不純物元素の導入を行っている。従って、基板１２００の領域１２０７〜１２０９にそれぞれ形成されるチャネル形成領域１２４５〜１２４８は導電層１２２４〜１２２７と自己整合的に形成することができる。

次に、基板１２００の領域１２０７〜１２０９上に設けられた絶縁層や導電層等を覆うように絶縁層１２４９を形成し、当該絶縁層１２４９に開口部１２５０〜１２５４を形成する（図３５（Ｂ）参照）。

絶縁層１２４９は、実施例１に示す絶縁層１６２と同様に形成することができる。ここでは、ポリシラザンを用いて形成する。

次に、ＣＶＤ法を用いて開口部１２５０〜１２５４に導電層１２５５〜１２５９を形成し、当該導電層１２５５〜１２５９と電気的に接続するように絶縁層１２４９上に導電層１２６０〜１２６３を選択的に形成する（図３５（Ｃ）、図３９（Ａ）、（Ｂ）、図４０（Ｃ）参照）。

導電層１２５５〜１２５９、１２６０〜１２６３は、実施例１に示す導電層１６４と同様に形成することができる。ここでは、導電層１２５５〜１２５９はＣＶＤ法によりタングステン（Ｗ）を選択成長することにより形成することができる。

以上の工程により、基板１２００の領域１２０７に形成されたｐ型のトランジスタ１２６４と、領域１２０８に形成されたｎ型のトランジスタ１２６５と、領域１２０９に形成されたｎ型のトランジスタ１２６６及び不揮発性メモリ素子１２６７とを具備する不揮発性半導体記憶装置を得ることができる。

なお、素子分離領域として機能する絶縁層１２０６の代わりに、選択酸化法（ＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）法）を用いて形成した絶縁層１２９１〜１２９５を用いることができる（図３６参照）。

また、本実施例は、本明細書で示した他の実施の形態又は実施例と組み合わせて行うことができる。

本実施例では、上記実施例と異なる不揮発性半導体記憶装置の作製方法に関して図面を参照して説明する。

実施例４と同様の工程により、基板１２００上に第１の絶縁層１２１３、第２の絶縁層１２１４〜１２１６、電荷蓄積層１２１７を形成する。次に、電荷蓄積層１２１７上に第３の絶縁層１２７１を形成する。（図４１（Ａ）参照）。

第３の絶縁層１２７１は、実施例４で示した第３の絶縁層１２２１と同様に形成することができる。

次に、第３の絶縁層１２７１上にレジストマスク１２１８を形成し、当該レジストマスク１２１８をマスクとして、第３の絶縁層１２７１、電荷蓄積層１２１７と、第２の絶縁層１２１４〜１２１６を選択的に除去する。領域１２０９に設けられた一部の第２の絶縁層１２１６、電荷蓄積層１２１７、及び第３の絶縁層１２７１を残存させ、第２の絶縁層１２１９、電荷蓄積層１２２０、第３の絶縁層１２７２とする（図４１（Ｂ）参照）。

レジストマスク１２１８を除去した後、基板１２００の領域１２０７〜１２０９の露出部に第４の絶縁層１２７３〜１２７５を形成する。第４の絶縁層１２７３〜１２７５は実施例４に示す第２の絶縁層１２１４、１２１５と同様に、加熱処理による基板１２００の表面の酸化や、プラズマ処理による基板１２００表面の酸化処理または窒化処理により形成することができる。このため第４の絶縁層１２７３〜１２７５の厚さを薄くすることが可能である。また、第４の絶縁層１２７３、１２７４は、ロジック部に形成されるトランジスタのゲート絶縁膜として機能する。このため、高速動作が可能なトランジスタを作製することができる。

ここでは、第４の絶縁層１２７３〜１２７５として、基板１２００に設けられた領域１２０７〜１２０９の表面を高密度プラズマ処理により酸化処理を行った後、窒化処理を行って、表面又は表面近傍に窒素濃度の高い窒素プラズマ処理層を有する酸化珪素を形成する。

次に、第１の絶縁層１２１３、第３の絶縁層１２７２、第４の絶縁層１２７３〜１２７５上に、導電層１２２２、１２２３を形成する（図４１（Ｃ）参照）。

次に、実施例４と同様に、積層して設けられた導電層１２２２、１２２３を選択的にエッチングして除去して、基板１２００の領域１２０７〜１２０９の上方の一部に導電層１２２２、１２２３を残存させ、それぞれゲート電極として機能する導電層１２２４〜１２２６及び制御ゲートとして機能する導電層１２２７を形成する（図４２（Ａ）、図４０（Ｂ）参照）。また、基板１２００の領域１２０９において、導電層１２２７の下方に形成された第３の絶縁層１２２１、電荷蓄積層１２２８、第２の絶縁層１２１９のうち当該導電層１２２７と重ならない部分を選択的に除去し、導電層１２２７、第３の絶縁層１２２９、電荷蓄積層１２２８及び第２の絶縁層１２３０の端部が概略一致するように形成する。

次に、実施例４と同様に、導電層１２２４〜１２２７の側面に接する絶縁層１２３４〜１２３７、ソース領域又はドレイン領域として機能する不純物領域１２３８〜１２４０、ＬＤＤ領域を形成する低濃度不純物領域１２４１〜１２４４を形成する（図４２（Ｂ）、図３８（Ａ）、（Ｂ）参照）。

次に、絶縁層１２４９、導電層１２５５〜１２５９、当該導電層１２５５〜１２５９と電気的に接続する導電層１２６０〜１２６３を選択的に形成する（図４２（Ｃ）、図３９（Ａ）、（Ｂ）、図４０（Ｃ）参照）。

以上の工程により、基板１２００の領域１２０７に形成されたｐ型のトランジスタ１２７４と、領域１２０８に形成されたｎ型のトランジスタ１２７５と、領域１２０９に形成されたｎ型のトランジスタ１２７６及び不揮発性メモリ素子１２７７とを具備する不揮発性半導体記憶装置を得ることができる。

本実施例では、実施例４及び実施例５において、ゲート電極として機能する導電層１２２４〜１２２７について図４３を用いて説明する。ここでは、実施例４を用いて説明するが、実施例５に本実施例を適用することもできる。

本実施例においては、ゲート電極として機能する導電層１２８０ａ〜１２８０ｄは、それぞれ積層構造であり、金属窒化物からなる第１層１２８１〜１２８４及び金属から成る第２層１２８５〜１２８８を積層させた構造であり、第１層の端部が第２層の端部より外側に突き出した形状である。このとき第１層を金属窒化物とすることで、バリアメタルとすることができる。すなわち、第２層の金属元素が、ゲート絶縁膜として機能する絶縁層やその下層の基板１２００に拡散することを防ぐことができる。

このような形状の導電層１２８０ａ〜１２８０ｄをゲート電極として用いると、基板１２００の領域１２０７〜１２０９に不純物元素を導入することによって、ソース領域又はドレイン領域として機能する不純物領域１２３８〜１２４０を形成すると同時に、ＬＤＤ領域を形成する低濃度不純物領域１２４１〜１２４４を形成することができる。即ち、第２層の端部より外側に突き出た第１層の領域が、低濃度不純物領域のマスクとして機能する。このため、工程数を削減することが可能であり、スループットを向上させることができる。

本実施例では、上述した本発明の不揮発性半導体記憶装置を備えた非接触でデータの入出力が可能である半導体装置の適用例に関して図面を参照して以下に説明する。非接触でデータの入出力が可能である半導体装置は利用の形態によっては、ＲＦＩＤタグ、ＩＤタグ、ＩＣタグ、ＩＣチップ、ＲＦタグ、無線タグ、電子タグまたは無線チップともよばれる。

半導体装置８００は、非接触でデータを交信する機能を有し、高周波回路８１０、電源回路８２０、リセット回路８３０、クロック発生回路８４０、データ復調回路８５０、データ変調回路８６０、他の回路の制御を行う制御回路８７０、記憶回路８８０およびアンテナ８９０を有している（図４４（Ａ））。高周波回路８１０はアンテナ８９０より信号を受信して、データ変調回路８６０より受信した信号をアンテナ８９０から出力する回路であり、電源回路８２０は受信信号から電源電位を生成する回路であり、リセット回路８３０はリセット信号を生成する回路であり、クロック発生回路８４０はアンテナ８９０から入力された受信信号を基に各種クロック信号を生成する回路であり、データ復調回路８５０は受信信号を復調して制御回路８７０に出力する回路であり、データ変調回路８６０は制御回路８７０から受信した信号を変調する回路である。また、制御回路８７０としては、例えばコード抽出回路９１０、コード判定回路９２０、ＣＲＣ判定回路９３０および出力ユニット回路９４０が設けられている。なお、コード抽出回路９１０は制御回路８７０に送られてきた命令に含まれる複数のコードをそれぞれ抽出する回路であり、コード判定回路９２０は抽出されたコードとリファレンスに相当するコードとを比較して命令の内容を判定する回路であり、ＣＲＣ判定回路９３０は判定されたコードに基づいて送信エラー等の有無を検出する回路である。

次に、上述した半導体装置の動作の一例について説明する。まず、アンテナ８９０により無線信号が受信される。無線信号は高周波回路８１０を介して電源回路８２０に送られ、高電源電位（以下、ＶＤＤと記す）が生成される。ＶＤＤは半導体装置８００が有する各回路に供給される。また、高周波回路８１０を介してデータ復調回路８５０に送られた信号は復調される（以下、復調信号）。さらに、高周波回路８１０を介してリセット回路８３０を通った信号およびクロック発生回路８４０を通った復調信号は制御回路８７０に送られる。制御回路８７０に送られた信号は、コード抽出回路９１０、コード判定回路９２０およびＣＲＣ判定回路９３０等によって解析される。そして、解析された信号にしたがって、記憶回路８８０内に記憶されている半導体装置の情報が出力される。出力された半導体装置の情報は出力ユニット回路９４０を通って符号化される。さらに、符号化された半導体装置８００の情報はデータ変調回路８６０を通って、アンテナ８９０により無線信号に載せて送信される。なお、半導体装置８００を構成する複数の回路においては、低電源電位（以下、ＶＳＳ）は共通であり、ＶＳＳはＧＮＤとすることができる。また、本発明の不揮発性半導体記憶装置を記憶回路８８０に適用することができる。本発明の不揮発性半導体記憶装置は、駆動電圧を低くすることができるため、非接触でデータを交信できる距離をのばすことが可能となる。

このように、リーダ／ライタから半導体装置８００に信号を送り、当該半導体装置８００から送られてきた信号をリーダ／ライタで受信することによって、半導体装置のデータを読み取ることが可能となる。

また、半導体装置８００は、各回路への電源電圧の供給として、電源（バッテリー）を搭載せず電磁波により行うタイプとしてもよいし、電源（バッテリー）を搭載して電磁波と電源（バッテリー）により各回路に電源電圧を供給するタイプとしてもよい。

次に、非接触でデータの入出力が可能な半導体装置の使用形態の一例について説明する。表示部３２１０を含む携帯端末の側面には、リーダ／ライタ３２００が設けられ、品物３２２０の側面には半導体装置３２３０が設けられる（図４４（Ｂ））。品物３２２０が含む半導体装置３２３０にリーダ／ライタ３２００をかざすと、表示部３２１０に品物の原材料や原産地、生産工程ごとの検査結果や流通過程の履歴等、更に商品の説明等の商品に関する情報が表示される。また、商品３２６０をベルトコンベアにより搬送する際に、リーダ／ライタ３２４０と、商品３２６０に設けられた半導体装置３２５０を用いて、該商品３２６０の検品を行うことができる（図４４（Ｃ））。このように、システムに半導体装置を活用することで、情報の取得を簡単に行うことができ、高機能化と高付加価値化を実現する。

また、本発明の不揮発性半導体記憶装置は、メモリを具備したあらゆる分野の電子機器に用いることが可能である。例えば、本発明の不揮発性半導体記憶装置を適用した電子機器として、ビデオカメラやデジタルカメラ等のカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、オーディオコンポ等）、コンピュータ、ゲーム機器、携帯情報端末（モバイルコンピュータ、携帯電話、携帯型ゲーム機または電子書籍等）、記録媒体を備えた画像再生装置（具体的にはＤＶＤ（ｄｉｇｉｔａｌ ｖｅｒｓａｔｉｌｅ ｄｉｓｃ）等の記録媒体を再生し、その画像を表示しうるディスプレイを備えた装置）などが挙げられる。それら電子機器の具体例を図４５に示す。

図４５（Ａ）、（Ｂ）は、デジタルカメラを示している。図４５（Ｂ）は、図４５（Ａ）の裏側を示す図である。このデジタルカメラは、筐体２１１１、表示部２１１２、レンズ２１１３、操作キー２１１４、シャッターボタン２１１５などを有する。また、取り出し可能な不揮発性のメモリ２１１６を備えており、当該デジタルカメラで撮影したデータをメモリ部２１１６に記憶させておく構成となっている。本発明を用いて形成された不揮発性の半導体記憶装置は当該メモリ部２１１６に適用することができる。

また、図４５（Ｃ）は、携帯電話を示しており、携帯端末の１つの代表例である。この携帯電話は筐体２１２１、表示部２１２２、操作キー２１２３などを含む。また、携帯電話は、取り出し可能な不揮発性のメモリ２１２５を備えており、当該携帯電話の電話番号等のデータ、映像、音楽データ等をメモリ２１２５部に記憶させ再生することができる。本発明を用いて形成された不揮発性の半導体記憶装置は当該メモリ部２１２５に適用することができる。

また、図４５（Ｄ）は、デジタルオーディオプレーヤーを示しており、オーディオ装置の１つの代表例である。図４５（Ｄ）に示すデジタルオーディオプレーヤーは、本体２１３０、表示部２１３１、メモリ部２１３２、操作部２１３３、イヤホン２１３４等を含んでいる。なお、イヤホン２１３４の代わりにヘッドホンや無線式イヤホンを用いることができる。メモリ部２１３２は、本発明を用いて形成された不揮発性の半導体記憶装置を用いることができる。例えば、記録容量が２０〜２００ギガバイト（ＧＢ）のＮＡＮＤ型不揮発性メモリを用い、操作部２１３３を操作することにより、映像や音声（音楽）を記録、再生することができる。なお、表示部２１３１は黒色の背景に白色の文字を表示することで消費電力を抑えられる。これは携帯型のオーディオ装置において特に有効である。なお、メモリ部２１３２に設けられた不揮発性の半導体記憶装置は、取り出し可能な構成としてもよい。

また、図４５（Ｅ）は、電子ブック（電子ペーパーともいう）を示している。この電子ブックは、本体２１４１、表示部２１４２、操作キー２１４３、メモリ部２１４４等を含んでいる。またモデムが本体２１４１に内蔵されていてもよいし、無線で情報を送受信できる構成としてもよい。メモリ部２１４４は、本発明を用いて形成された不揮発性の半導体記憶装置を用いることができる。例えば、記録容量が２０〜２００ギガバイト（ＧＢ）のＮＡＮＤ型不揮発性メモリを用い、操作キー２１４３を操作することにより、映像や音声（音楽）を記録、再生することができる。なお、メモリ部２１４４に設けられた不揮発性の半導体記憶装置は、取り出し可能な構成としてもよい。

以上の様に、本発明の不揮発性半導体記憶装置の適用範囲は極めて広く、メモリを有するものであればあらゆる分野の電子機器に用いることが可能である。

本発明に係る不揮発性半導体記憶装置の主要な構成を説明するための断面図である。 初期状態（電荷放出状態）における不揮発性メモリ素子のバンド図である。 書き込み状態における不揮発性メモリ素子のバンド図である。 電荷保持状態における不揮発性メモリ素子のバンド図である。 消去状態における不揮発性メモリ素子のバンド図である。 不揮発性メモリ素子の書き込み及び読み出し動作を説明する図である。 不揮発性メモリ素子の消去動作を説明する図である。 不揮発性メモリセルアレイの等価回路の一例を示す図である。 ＮＯＲ型不揮発性メモリセルアレイの等価回路の一例を示す図である。 ＮＡＮＤ型不揮発性メモリセルアレイの等価回路の一例を示す図である。 ＮＡＮＤ型不揮発性メモリの書き込み動作を説明する図である。 ＮＡＮＤ型不揮発性メモリの消去及び読み出し動作を説明する図である。 電荷が蓄積された”０”の場合と消去された”１”の場合における不揮発性メモリ素子のしきい値電圧の変化を示す図である。 不揮発性半導体記憶装置の回路ブロック図の一例を示す図である。 プラズマ処理装置の構成を説明する図である。 本発明の不揮発性半導体記憶装置の作製方法の一例を示す図である。 本発明の不揮発性半導体記憶装置の作製方法の一例を示す図である。 本発明の不揮発性半導体記憶装置の作製方法の一例を示す図である。 本発明の不揮発性半導体記憶装置の作製方法の一例を示す図である。 本発明の不揮発性半導体記憶装置の作製方法の一例を示す図である。 本発明の不揮発性半導体記憶装置の作製方法の一例を示す図である。 本発明の不揮発性半導体記憶装置の上面の一例を示す図である。 本発明の不揮発性半導体記憶装置の上面の一例を示す図である。 本発明の不揮発性半導体記憶装置の上面の一例を示す図である。 本発明の不揮発性半導体記憶装置の作製方法の一例を示す図である。 本発明の不揮発性半導体記憶装置の作製方法の一例を示す図である。 本発明の不揮発性半導体記憶装置の作製方法の一例を示す図である。 本発明の不揮発性半導体記憶装置の作製方法の一例を示す図である。 本発明の不揮発性半導体記憶装置の作製方法の一例を示す図である。 本発明の不揮発性半導体記憶装置の作製方法の一例を示す図である。 本発明の不揮発性半導体記憶装置の作製方法の一例を示す図である。 本発明の不揮発性半導体記憶装置の作製方法の一例を示す図である。 本発明の不揮発性半導体記憶装置の作製方法の一例を示す図である。 本発明の不揮発性半導体記憶装置の作製方法の一例を示す図である。 本発明の不揮発性半導体記憶装置の作製方法の一例を示す図である。 本発明の不揮発性半導体記憶装置の作製方法の一例を示す図である。 本発明の不揮発性半導体記憶装置の上面の一例を示す図である。 本発明の不揮発性半導体記憶装置の上面の一例を示す図である。 本発明の不揮発性半導体記憶装置の上面の一例を示す図である。 本発明の不揮発性半導体記憶装置の作製方法の一例を示す図である。 本発明の不揮発性半導体記憶装置の作製方法の一例を示す図である。 本発明の不揮発性半導体記憶装置の作製方法の一例を示す図である。 本発明の不揮発性半導体記憶装置の作製方法の一例を示す図である。 本発明の不揮発性半導体記憶装置の一例を示す図である。 本発明の不揮発性半導体記憶装置の使用形態を示す図である。 本発明の不揮発性半導体記憶装置の上面の一例を示す図である。 不揮発性メモリ素子の書き込み及び読み出し動作を説明する図である。 不揮発性メモリ素子の消去動作を説明する図である。 ＮＡＮＤ型不揮発性メモリの消去及び読み出し動作を説明する図である。

Claims (9)

1. 絶縁表面上において互いに離間して形成された一対の不純物領域の間にチャネル形成領域を有する半導体層と、
   前記半導体層の上層部であって、前記チャネル形成領域と略重なる位置に、第１の絶縁層、電荷蓄積層、第２の絶縁層、制御ゲートとを有し、
   前記電荷蓄積層は、絶縁性を有するゲルマニウム化合物で形成されることを特徴とする不揮発性半導体記憶装置。
2. 絶縁表面上において互いに離間して形成された一対の不純物領域の間にチャネル形成領域を有する半導体層と、
   前記半導体層の上層部であって、前記チャネル形成領域と略重なる位置に、第１の絶縁層、電荷蓄積層、第２の絶縁層、制御ゲートとを有し、
   前記電荷蓄積層は、絶縁性を有するゲルマニウム化合物で形成される層であり、且つ粒子を含むことを特徴とする不揮発性半導体記憶装置。
3. 請求項２において、前記粒子は、ゲルマニウムまたはシリコンゲルマニウムであることを特徴とする不揮発性半導体記憶装置。
4. 請求項１乃至３のいずれか一項において、前記ゲルマニウム化合物は、窒化ゲルマニウム、酸化ゲルマニウム、酸素が添加された窒化ゲルマニウム、窒素が添加された酸化ゲルマニウム、酸素及び水素が添加された窒化ゲルマニウム、または窒素及び水素が添加された酸化ゲルマニウムであることを特徴とする不揮発性半導体記憶装置。
5. 請求項１乃至４のいずれか一項において、前記電荷蓄積層は１ｎｍ以上２０ｎｍ以下の厚さで形成されていることを特徴とする不揮発性半導体記憶装置。
6. 請求項１乃至５のいずれか一項において、前記第１の絶縁層は、酸化珪素層であり、且つ前記酸化珪素層及び前記電荷蓄積層の界面、または前記酸化珪素層において窒素を含むことを特徴とする不揮発性半導体記憶装置。
7. 請求項１乃至６のいずれか一項において、
   前記酸化珪素層は、前記半導体層をプラズマ処理により酸化して形成された酸化珪素層をプラズマ処理により窒化して形成されることを特徴とする不揮発性半導体記憶装置。
8. 請求項１乃至７のいずれか一項において、
   前記半導体層に、複数の電荷蓄積層及び制御ゲートが重なることを特徴とする不揮発性半導体記憶装置。
9. 請求項１乃至８のいずれか一項において、前記半導体層は、ガラス基板上に形成された半導体層であることを特徴とする不揮発性半導体記憶装置。

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