JPS62287669A - 半導体集積回路装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ３、発明の詳細な説明 〔産業上の利用分野〕 本発明は、半導体集積回路装置に関し、特に。

高耐圧用の電界効果トランジスタを有する半導体集積回
路装置に適用して有効な技術に関するものである。

〔従来の技術〕

紫外線消去型の不揮発性記憶機能を備えた半導体集積回
路装置（以下、ＥＰＲＯＭという）が知られている。Ｅ
ＰλＯＭのメモリセルは、フローティングゲート電極と
コントロールゲートｌ！極とを有する電界効果トランジ
スタで構成されている。

電界効果トランジスタ（メモリセル）には、ＬＤＤ（１
−ｉｇＭ；ｌｙ　Ｄｏｐｅｄ　Ｄｒａｉｎ）構造が採用
される傾向にある。この電界効果トランジスタは、高不
純物濃度の半導体領域と、高不純物濃度の半導体領域と
チャネル形成領域との間に設けた同一４電型の低不純物
濃度の半導体領域（ＬＤＤ部）とでドレイン領域を構成
したものである。ＬＤＤ構造の電界効果トランジスタは
、チャネル形成領域側へのドレイン領域の拡散距離（回
り込み）を低減し、実効チャネル長を確保することがで
きる。つまり。

ＬＤＤ構造の電界効果トランジスタは、短チヤネル効果
を防止し、高集積化を図ることができる特徴がある。

ＬＤＤ構造は、同一製造工程で形成できるので、メモリ
セルを構成する電界効果トランジスタの他に１周辺回路
を構成する読出系、書込系の夫々のＭＩＳＦＥＴにも採
用される。

なお、ＬＤＤ構造が採用された電界効果トランジスタを
有するＥＰＲＯＭについては１例えば。

特願昭６０−１８１４１４号に記載されている。

〔発明が解決しようとする間間点〕

本発明者は、前述のＥＰＲＯＭにおける電気的特性試験
ならびにその検討の結果１次の問題点が生じることを見
出した。

前記電界効果トランジスタ（メモリセル）及び読出系Ｍ
ＩＳＦＥＴと、書込系ＭＩＳＦＥＴとは、動作電圧が異
なる。前者は、ドレイン、ソース間電圧が例えば５．０
　［Ｖ］　、後者は、ドレイン、ソース間電圧が例えば
１２．５　［ｖｌ　（書込電圧）である６ＥＰＲＯＭに
おいては、情報の読出動作速度の高速化を図るため、Ｌ
ＤＤ構造は、電界効果トランジスタ（メモリセル）及び
読出系Ｍ　Ｉ　Ｓ　ＦＥＴｔｉ−最適化する例えば１０
１″−１０”　　［ａｔ、ｏｍｓ／ｍ’　］程度の表面
濃度で構成される。このため、書込系ＭＩ　Ｓ　ｌ”　
Ｅ　Ｔとしては、ＬＤＤ部の不純物濃度が高く、ソース
、ドレイン間でブレークダウンを生じ易いので、耐圧を
確保することができない。書込系ＭＩＳＦＥＴは、Ｘデ
コーダ回路にワード線の本数に対応して設けられている
。

そこで、耐圧を確保するため、書込系ＭＩＳＦＥ′Ｖの
ｌ−Ｄ　０部を低不純物ａ度で形成することが考えられ
る７しかしなから、ＬＤＤ部を低濃度で形成すると、Ｌ
Ｌ）Ｄ構造固有の特性劣化を生じる。

すなわち、１．　Ｄ　ＩＪ部は、ゲート電極の端部に位
置し、その電界効果の影響を受るので、ＬＤＤ部の寄生
抵抗値がゲー１−’ｔ　＋＠の電圧により著しく変化す
る現象が生しる。

また、書込系Ｍ　［Ｓ　Ｆ　Ｅ　Ｔに、本質的な耐圧の
向上ではないが、耐圧を確保するために、ドレイン領域
のＬＤＤ部を長く形成する所謂オフセット構造を採用す
ることが考えられる。しかしながら。

オフセット構造は、書込系ＭＩＳＦＥＴのチャネル長方
向の寸法を増大し、しかもＬＤＤ部を長く形成するマス
クの合せ余裕度が必要となる。このため、Ｘデコーダ回
路の面積が増大するので、ＥＰＲＯＭの集積度が低下す
る。さらに、オフセラ１〜構造の採用は、潜込系ＭＩＳ
ＦＥＴ間隔と、ワード線間隔とが一致しなくなるので、
メモリセルアレイとＸデコーダ回路とのレイアウトが難
しくなる。

本発明の目的は、電界効果トランジスタを有する半導体
集積回路装置において、電界効果トランジスタの耐圧を
向上すると共に、その面積を低減することが可能な技術
を提供することにある。

本発明の他の１］的は、電界効果トランジスタの電気的
特性を損なうことなく、前記目的を達成することが可能
な技術を提供することにある。

本発明の他の目的は、記憶機能を有する半導体集積回路
装置において、製造工程を低減し、かつ、前記目的を達
成することが可能な技術を提供することにある。

本発明の前記ならびにその他の目的と新規な特徴は１本
明繕書の記述及び添付図面によって明らかになるであろ
う。

〔問題点を解決するための手段〕

本願において開示される発明のうち１代表的なものの概
要を簡単に説明すれば１次のとおりである。

ＬＤＤ構造の電界効果トランジスタを有する半導体集積
回路装置において、前記電界効果トランジスタのドレイ
ン領域を構成する高不純物濃度の第１半導体領域とＬＤ
Ｄ部との間に、ゲート１を極に対して自己整合的に形成
された。前記第１半導体領域及びＬＤＤ部と同一導電型
で、かつそれらの中間の不純物濃度の第２半導体領域を
設ける。

〔作　用〕

前述の手段によれば、前記低不純物濃度のＬＤＤ部で電
界効果トランジスタの耐圧を向上することができると共
に、ＬＤＤ部よりも高不純物濃度の第２半導体領域でＬ
ＤＤ構造固有の特性劣化を防止することができる。しか
も、前記第２半導体領域をゲートｆｒ１極に対して自己
整合的に形成し、製造工程におけるマスク合せ余裕を低
減することができるので、電界効果トランジスタの面積
を縮小することができる。

以下１本発明の構成について１本発明をＥＰＲＯＭに適
用した一実施例とともに説明する。

なお、実施例の全回において、同一機能を有するものは
同一符号を付け、そのくり返しの説明は省酩する。

〔実施例〕

本発明の一実施例であるＥＰＲＯＭを第１図（要部断面
図）で示す、第１図は、左側にメモリセルを構成する電
界効果トランジスタ、中央に続出系のｎチャネルＭＩＳ
ＦＥＴ、右側に書込系のｎチャネルＭ　Ｉ　Ｓ　ＦＥＴ
を示している。

第１図において、１は単結晶シリコンからなるｐ−型の
半導体基板（又はウェル領域）である１図示されていな
いが、半導体基板１の所定の主面部には、相補型Ｍ　Ｉ
　Ｓ　ＦＥＴのｐチャネルＭＩＳＦＥＴを構成するｎ−
型のウェル領域が設けられている。

２はフィールド絶縁膜、３はｐ型のチャネルストッパ領
域であり、これらは、半導体素子間を電気的に分離する
ように構成されている。

メモリセルを構成する電界効果トランジスタＱｍは、半
導体基板ｌ、ゲート絶縁膜４、フローティングゲート電
極６Ａ、ゲート絶縁膜７、コントロールゲート電極９．
一対のｎ型の半導体領域ＩＯＡ　、一対のｎ°型の半導
体領域１３で構成されている。

半導体基板１は、主に、電界効果トランジスタＱｍのチ
ャネル形成領域として使用される。

ゲートｆｆ１ｌ＠６Ａは、例えば、多結晶シリコン膜で
構成されている。

ゲートｆｆ電極９は、ゲート電極６Ａと同様に、多結晶
シリコン膜で構成する。また、ゲート電極９は、単層の
高融点金属（Ｍｏ、Ｔａ、Ｔｉ、Ｗ）膜若しくは高融点
金属シリサイド（ＭｏＳｉ２．ＴａＳｉ２．ＴｉＳｉ２
．ＷＳｉ２）膜で構成してもよい。また、ゲートｆｆ電
極９は、多結晶シリコン膜の上部に高融点金属膜若しく
は高融点金属シリサイド膜を設けた複合膜で構成しても
よい、ゲート電極９は、所定方向の他の電界効果トラン
ジスタＱｍのゲート１ｉｔｆ！９と一体に構成され、ワ
ード線を構成するようになっている。このワード線は、
図示していないが。

Ｘデコーダ回路を構成する書込系Ｍ　Ｉ　Ｓ　ＦＥＴＱ
Ｗのソース領域に接続されている。

高不純物濃度の半導体領域１３と低不純物濃度の半導体
領域ＣＬＤＤ部）１０Ａは、ソース領域若しくはドレイ
ン領域として使用される。半導体領域１０Ａは、半導体
領域１３とチャネル形成領域との間の半導体基板ｌの主
面部に設けられている。

この半導体領域１０Ａは、ＬＤＤ構造の電界効果トラン
ジスタＱｒｎ’＆ｈｌ成する。電界効果トランジスタＱ
ｍのソース、ドレイン間電圧は５．０［Ｖ］程度の低電
圧である。

電界効果トランジスタＱｍの半導体領域１３間（ソース
、ドレイン間）であって、チャネル形成領域下の半導体
基板ｌの主面部には、ｐ型の半導体領域５が設けら九で
いる。半導体領域５は、主に、ソース領域、ドレイン領
域である夫々の半導体領域１３からチャネル形成領域側
に形成される空乏領域間の結合によるバンチスルーを防
止するように構成されている。

周辺回路を構成する読出系のｎチャネルＭＩＳＦ　Ｅ　
ＴＱ　ｒは、半導体基板１．ゲート絶縁膜４゜ゲートｍ
極６Ｂ、ｎ−型の一対の半導体領域１１及び一対のｒ１
°型の半導体領域１３で構成されている。

ゲート電極６Ｂは、前記ゲート電極６Ａと同一製造工程
で形成される。低不純物濃度の半導体領域（Ｌ　ｌ）　
ｌ）部）１１は、前記半導体領域１０Ａと別の製造工程
で形成し、半導体領域１０Ａよりも低不純物濃度で構成
する。このＭＩＳＦＥＴＱｒのソース、ドレイン間電圧
は５．Ｏ［Ｖ］程度の低電圧である。

ＭＩＳＦＥＴＱｒの半導体領域１３間には、電界効果ト
ランジスタＱｍと同様に、ｐ型の半導体領域５が設けら
れている。

周辺回路を構成する書込系のｎチャネルＭＩＳＦＥＴＱ
ｗは、半導体基板１．ゲート絶縁膜４、ゲート電極６Ｂ
、一対のｎ−型の半導体領域８、一対のｎ型の半導体領
域１０Ｂ及び一対のｎ′型の半導体領域１３で構成され
ている。半導体領域８．１０Ｂ及び１３は、第２図（拡
大断面図）で示すように、ソース領域又はドレイン領域
として使用される。このＭ　Ｉ　Ｓ　Ｆ　ＥＴ　Ｑ　ｗ
のソース領域又はドレイン領域１±、高不純物濃度の半
導体領域１３からチャネル形成領域側に段階的に不純物
濃度を低く構成している。

つまり、高不純物濃度の半導体領域１３は１例えば、１
０”　’　　［ａｔ、ｏｍｓ／ｃｓ＋３］程度の表面濃
度と、０．２０〜０．２５　Ｃμｍ］程度の接合深さで
構成される。

半導体領域１３は、ゲート電極６Ｂの側部に自己整合的
に形成された不純物導入用マスク１２に対して自己整合
的に形成される。半導体領域１３は、電界効果トランジ
スタＱｍ及びＭＩＳＦＥＴＱｒの半導体領域１３と同一
製造工程で形成される。

低不純物濃度の半導体領域（第１　ＬＤＤ部）８は、高
不純物ａ度の半導体領域１３とチャネル形成領域（半導
体基板１）との間の半導体基板１の主面部に設けられて
いる。さらに、半導体領域８は、ゲートｆｆ１ｌ’Ｊｌ
ｉ６１３の端部の電界効果の影響による寄生抵抗値の変
動を生じないように、ゲート電極６Ｂの下部に位置する
ように構成されている。この半導体領域８は、ゲート１
１１４！６Ｂに対して自己整合的に形成される。半導体
領域８は、ＭＩＳＦＥＴＱｗの耐圧を充分に向上できる
ように、例えば。

［０”［・１ｊＯＩＩＩＳ／Ｃｌｍ３コ程度の表面濃度
と、０．１０〜０．２０　［μｒｎ　］程度の接合深さ
で構成される。半導体領域８は、半導体領域１０Ｂ、前
記半導体領域１０Ａ及び゛＃導体領域１１と別の製造工
程で、それらよりも低不純物濃度で構成される。

半導体領域（第２　ＬＤＤ部）ＩＯＢは、半導体領域１
３と半導体領域８との間の半導体基板１の主面部に設け
られている。半導体領域１０　Ｂは、半導体領域１３と
゛￥ｉガ体領域８との中間の不純物濃度、例えば１０’
　”　−１０”　　［ａｊｏｍｓ／ａｍ”　］程度の表
面濃度と、　０．１０−０．２０　［μｍ］程度の接合
深さで構成される。半導体領域１０Ｂは、ゲート電極６
Ｂに対して自己整合的に構成され、略不純物導入用マス
ク１２下に位置するように構成されている。半導体領域
１０１３は、少なくとも、ドレイン領域に設ければよい
。つまり、半導体領域１０Ｂは、不純物濃度を適度に高
くし、ゲートｆｌ電極６Ｂの端部の電界効果の影グによ
る寄生抵抗値の変動を生じないように構成されている。

半導体領域１０Ｂは、電界効果トランジスタＱ　ｒｒｔ
の半導体領域１０Ａと同一製造工程で形成される。

Ｍ　Ｉ　ＳＦＥＴＱｗのソース、ドレイン間電圧は、１
２．０〜１５．０［Ｖ］程度の高電圧（＃迷電圧）であ
る。

このように、高耐圧素子として使用されろＭＩＳ　Ｆ　
Ｅ　Ｔ　Ｑ　ｗのドレイン領域を、高不純物濃度の半導
体領域１３と、低不純物′ａ度の半導体領域８（第１　
ＬＤＤ部）と、゛ｂ導体領域１３と半導体領域８との間
に、それらの中間の不純物濃度で設けられた″’１４体
領域体温域　ＬＤＤ部）１０Ｂとで構成することにより
、低不純物濃度の半導体領域８で電界効果トランジスタ
Ｑｗの耐圧（Ｂ　Ｖｄ５）を充分に向上することができ
ろと共に、高不純物濃度の半導体領域１０Ｂでゲート塩
ｔ！ｉ６Ｂの端部の電界効果の影響による寄生抵抗値の
変動を防止し、ＬＤＤＩＡｉ！固有の電気的特性劣化を
防止することができる。

しかも、半導体領域８、ＩＯＢ、１３の夫々を形成する
ために余分な領域を増加することがなく、又夫々をゲー
ト塩ｆ１６Ｂに対して自己整合的に形成し、製造工程に
おけるマスク合せ余裕を低減できるので、ＭＩＳＦＥＴ
Ｑｗの面積を縮小することができる。

また、ＭＩＳＦＥＴＱｗのソース領域、ドレイン領域間
である半導体領域１３間に、ｐ型の半導体領域５を設け
ることにより、半導体領域１３からチャネル形成領域側
へ形成される空乏領域の伸びを低減することができるの
で、空乏領域間の結合によるパンチスルーを防止するこ
とができる。

また、Ｐ型の半導体領域Ｓを設けることにより。

ソース領域である半導体領域１３をエミッタ領域、半６
体基板１をベース領域、ドレイン領域である半導体領域
１３をコレクタ領域とする寄生バイポーラトランジスタ
の電流増幅率（ｈ　ｆｅ）を低減し。

ラッチアップ現象を防止することができる。

さらに、ＥＰＲＯＭにおいては、書込系ＭＩＳＦＥＴＱ
ｗの耐圧の向上及び集積度の向上を図ることができるの
で、Ｘデコーダ回路の電気的信頼性の向上及び集積度の
向上を図ることができる。

これにより、ワード線間隔に対して書込系ＭＩＳＦＥＴ
Ｑｗの間隔を一致させることができるので。

メモリセルアレイとＸデコーダ回路とのレイアウトを容
易に行うことができる。

前記電界効果トランジスタＱｍの半導体領域１３には１
層間絶縁膜１４に設けられた接続孔１５を通して、配ｍ
（データ線又はソース線）１６が接続されている。同様
に、Ｍ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔ　Ｑ　ｒ及びＱＷの半導体
領域１３には１層間絶縁１１Ａ１４に設けられた接続孔
１５を通して、配線１６が接続されている。

次に、このように構成されるＥＦＲＯＭの製造方法につ
いて、第３１ｉｉ！ｌ乃至第７図（各製造工程毎に示す
ＥＰＲＯＭの要部断面図）を用いて簡単に説明する。

まず、半導体素子形成領域間の半導体基板ｌの主面に、
フィールド絶Ｍ膜２、ｐ型のチャネルストッパ領域３を
夫々形成する。

この後、半導体素子形成領域の半導体基板ｌ主面上にゲ
ート絶縁膜４を形成する。

次に、第３図に示すように、電界効果トランジスタＱｍ
１ＭＩＳＦＥＴＱｒ、Ｑｗの夫々の形成領域の半導体基
板ｌの主面部に、Ｐ型の半導体領域（埋込型半導体領域
）５を形成する。半導体領域５は、例えば、Ｐ型不純物
（例えば、ボロン）をイオン打込みにより導入すること
で形成できる。

この後、電界効果トランジス９０ｍ形成領域にフローテ
ィンググー１〜電極を形成する導ｆＩｔ！６を形成し、
これと同一！２造工程テ、　Ｍ　Ｉ　Ｓ　ｌ？ＥＴＱ’
＋Ｑｗの夫々の形成領域にグー１−電極６Ｂを形成する
。導電層６は、フローティングゲートＷ１極のゲート幅
方向を規定するように形成される。導゛、１！層６及び
ゲート電極６Ｂを形成する工程で、そｉシらから露出す
るグー１−絶縁膜４が除去される。

次に、符号は付けないが、導電層６、ゲート電極６Ｂ及
び露出する半導体基板ｌ主面上を覆う絶縁膜を形成する
。この絶縁膜は、イオン打込みによる半導体基板１主面
部のダメージを緩和するバッファ層及び汚染物のゲッタ
リング層として使用する。なお、導’、ｔｉＭ６を覆う
絶縁膜は、ゲート絶縁膜７として使用される。

この後、ＭＩＳＦＥＴ０ｗ形成領域において。

第４図に示すように、ゲート電極６Ｂの側部にそれに対
して自己整合的にｎ−型の半導体領域８を形成する。半
導体領域８は、電界効果トランジスタＱｍ１Ｍ　Ｉ　Ｓ
　Ｆ　Ｅ　ＴＱ　ｒ形成領域を例えばフオ！−レジス１
−マスクで覆い、イオン打込みでｎ型の不純物（リン）
を導入することで形成できる。

次に、導電層６上にゲート絶縁膜７を介してコントロー
ルゲート電極９を形成し、これと共に。

導電層６でフローティンググー１−電ｔｉ　６　Ａを形
成する。ゲー！・電極６Ａ及び９は、導電層６上にゲー
ト絶縁膜７を介して導？２！層を形成し、この導電層と
導電層６とを重ね切り（エツチング）することで形成で
きる。この重ね切りは、ゲートｆｆ電極６Ａ、９の夫々
のゲート長が規定される。

この後、符号は付けないが、前述と同様に、バッファ層
及びゲッタリング層として使用する絶縁膜を形成する。

次に、第５図に示すように、ｔ￥を界効果トランジスタ
Ｑ　ｍ形成領域のゲートを極６Ａ、９の側部にｎ型の半
導体領域１０Ａ５ｉ−１Ｍ１０Ａ３１−１形成ｎｎ域の
ゲー）−′ｆｔ１極６　Ｂの側部にｎ型の半導体領域１
０　Ｉ３を夫々、同一製造工程で形成する。半導体領域
１０Δはゲート？ｔ電極６Ａ、９に対して自己整合的に
形成され、゛ト導体領ｈ１１０Ｂはゲート電ｊＪｉ！６
１３に対して自己整合的に形成される。ＭＩＳＦ　Ｅ　
ＴＱ　ｒ形１戊領域は、例えば、フォトレジストマスク
で１頁っておく。半導体領域１０Ａを形成する工程は、
続出系Ｍ　Ｔ　Ｓ　ｌ”　Ｅ　”ｒＱ　ｒの半導体領域
（ｌ　ｌ）　Ｄ部）１１と別の製造工程で形成し、メモ
リセルとしての最適化（例えば、伝達コンダクタンスの
増加）を図るために設けられている。

このように、Ｍ　Ｉ　ＳＦＥＴＱｗの半導体領域ｌＯＢ
を、電界効果トランジスタＱｍの半導体領域１０Ａと同
一製造工程で形成したので、半導体領域１０Ｂを形成す
る製造工程を低減することができろ。

次に、ＭＩＳＦＥＴＱｒ形成領域において、第６図に示
すように、ゲート電極６Ｂの側部にそれに対して自己整
合的にｎ−型の半導体領域１１を形成する。半導体領域
１１は、電界効果トランジスタＱｍ、Ｍ　Ｉ　Ｓ　ＦＥ
ＴＱｗの夫々の形成領域を例えばフォトレジストマスク
で覆い、ｎ型不純物（例えばリン）をイオン打込みで導
入することで形成できる。゛また、半導体領域１１は、
半導体臼ｆ！ｒ＜１０Ａ、１０Ｂの夫々に導入されるよ
うに基板全面に導入してもよい。この場合、実質的な半
導体領域１０Ａ、ＩＯＢの夫々の不純物濃度は、２度の
不純物の導入で設定される。

次に、ゲート？ｔｔ極６Ａ及び９．ゲート電極６Ｂの夫
々の側部に不純物導入用マスク（サイドウオールスペー
サ）１２を形成する。不純物導入用マスク１２は、例え
ば、ＣＶＤで形成した酸化シリコン膜に１反応性イオン
エツチング（Ｒｒ　Ｅ）を施して形成する。

そして、不純物導入用マスク１２を用い、第７図に示す
ように、電界効果トランジスタＱｍ、ＭＩ　Ｓ　Ｆ　Ｉ
Ｅ　ＴＱ　ｒ　、　Ｑ　ｗの夫々の形成領域に、ソース
領域又はドレイン領域であるｎ°型の半導体領域１３を
形成する。この半導体領域１ｏを形成する工程により、
世界効果トランジスタＱｍ、ＭＩＳＦ　Ｅ　ＴＱ　ｒ　
、　Ｑｗの夫々が形成される。

次に、前記第１図に示すように、層間絶縁膜１４、接続
孔１５及び配線１６を順次形成することにより、本実施
例のｌ’：　Ｉ’　ＲＯＭは完成する。

以」−１本発明者によってなされた発明を、前記実施（
９１１に括づき具体的に説明したが、本発明は。

前記実施例に限定されるものではなく、その要旨を逸脱
しない範囲において１種々変形し得ることは勿論である
。

例えば、本発明は、前記書込系Ｍ　Ｔ　Ｓ　ＦＥＴＱＷ
の゛ｉ導体領Ｙ　ｔ　０１３を読出系Ｍ　ｉ　Ｓ　Ｆ　
Ｅ　Ｔ　Ｑ　ｒの甲導体領ｆ！ｉ、（＋、１）ｌ）部）
１１と同一製造工程で形成してもよい。

また、本発明は、高耐圧素子としてＭＩＳＦＥ′ｒに限
定されず、フローティングゲートｆｆ１ｔｌを有する電
界効果トランジスタに適用することができる。

また１本発明は、ＥＰＲＯＭに限定されず、電気的消去
型の不揮発性記憶機能を有する半導体集積回路′！Ａ置
（Ｅ　Ｅ　Ｐ　ＲＯＭ）等、高耐圧用ＭＩＳＦ１−Ｔを
有する半導体集積回路装置に適用することができろ。

〔発明の効果〕

本願において開示される発明のうち１代表的なものによ
って得ることができる効果を簡単に説明すれば、次のと
おりである。

Ｌ　Ｄ　Ｄ構造の電界効果トランジスタを有する半導体
集積回路装置において、゛電界効果トランジスタのドレ
イン領域を構成する高不純物濃度の第１半導体領域とＬ
ＤＤ部との間に、ゲート電極に対して自己整合的に形成
された。前記第１半導体領域及びＬ　ｌ）　Ｄ部と同一
導電型で、かつ第１半導体領域とＬＤＤ部との中間の不
純物濃度を有する第２半導体領域を設けることにより、
前記低不純物濃度のＬＤＤ部で電界効果トランジスタの
耐圧を向上することができると共に、ＬＤＤ部よりも高
不純物濃度の第２半導体領域でＬＤＤＩ造固有の特性劣
化を防止することができる。しかも、前記第２半導体領
域をゲート電極に対して自己整合的に形成し、製造工程
におけるマスク合せ余裕を低減することができるので、
電界効果トランジスタの面積を縮小することができる。

【図面の簡単な説明】

第１図は１本発明の一実施例であるＥＰＲＯＭの要部断
面図。 第２図は、前記第１図に示す書込系ＭＩＳＦＥ′ｒの拡
大断面図。 第３図乃至第７図は１本発明の一実施例であるＥＰＲＯ
Ｍを製造工程毎に示す要部断面図である。 図中、１・・・半導体基板、２・・・フィールド絶縁膜
。 ３・・・チャネルストッパ領域、４，７・・・ゲート絶
縁膜、ＧＡ、６１３．９・・・ゲート電極、５，８．１
０Ａ、ＩＯＢ、１１．１３−半導体領域、Ｑｍ−電界効
果トランジスタ、Ｑｒ、Ｑｗ・・・Ｍ　Ｉ　Ｓ　ＦＥＴ
である。

Claims (1)

1. 【特許請求の範囲】 １、電界効果トランジスタを有する半導体集積回路装置
   において、前記電界効果トランジスタのドレイン領域を
   、ゲート電極の一側部にそれに対して自己整合的に設け
   られた高不純物濃度の第１半導体領域と、該第１半導体
   領域とチャネル形成領域との間にゲート電極に対して自
   己整合的に設けられた第１半導体領域と同一導電型でか
   つそれよりも低不純物濃度の第２半導体領域と、該第２
   半導体領域と前記第１半導体領域との間にゲート電極に
   対して自己整合的に設けられた第１及び第２半導体領域
   と同一導電型でかつ第１半導体領域と第２半導体領域と
   の中間の不純物濃度の第３半導体領域とで構成したこと
   を特徴とする半導体集積回路装置。 ２、前記ドレイン領域は、第１半導体領域からチャネル
   形成領域側に、段階的に不純物濃度を低く構成している
   ことを特徴とする特許請求の範囲第１項に記載の半導体
   集積回路装置。 ３、前記ドレイン領域を構成する第２半導体領域は、ゲ
   ート電極下に設けられていることを特徴とする特許請求
   の範囲第１項に記載の半導体集積回路装置。 ４、前記ドレイン領域を構成する第３半導体領域の主面
   上には、ゲート電極の側部に自己整合的に形成された、
   第１半導体領域を形成する不純物導入用マスクが設けら
   れていることを特徴とする特許請求の範囲第１項に記載
   の半導体集積回路装置。 ５、前記電界効果トランジスタは、紫外線消去型の不揮
   発性記憶機能の周辺回路を構成し、前記ドレイン領域を
   構成する第３半導体領域は、メモリセルを構成する電界
   効果トランジスタのドレイン領域の一部と同一製造工程
   で形成されることを特徴とする特許請求の範囲第１項乃
   至第４項の夫々に記載の半導体集積回路装置。