CN103151769B - 静电释放保护电路及集成电路 - Google Patents
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Abstract
本发明提供一种用于集成电路中的静电释放保护电路及集成电路，该静电释放保护电路包括：第一二极管、第一静电保护器件、第二二极管和第二静电保护器件。其中第一二极管的阳极与所述集成电路的第一连接端相连，第一二极管的阴极与第一静电保护器件的一端相连，第一静电保护器件的另一端与所述集成电路的第二连接端相连，第二二极管的阳极与所述第二连接端相连，第二二极管的阴极与第二静电保护器件的一端相连，第二静电保护器件的另一端与所述集成电路的第一连接端相连。这样，可以对集成电路实现更为充分的静电保护，同时可以使其连接端的工作电压范围更为广泛，还可以减少漏电流。
Description
【技术领域】
本发明涉及电路设计领域，特别涉及一种静电释放保护电路及集成电路。
【背景技术】
静电释放(Electrostatic Discharge，简称ESD)保护对集成电路来说非常重要，在工业界已经进行了许多研究。无论是在电子设备的正常使用，运榆和库存，以及在生产装配各种集成电路元件都有可能发生静电释放。这些难以正确预见和防范的静电释放会损坏集成电路，产生不良率，甚至导致巨额损失。在目前的集成电路设计和制造时都会特别注意静电释放保护电路的设计。静电释放保护电路通常是连接在两个不同的管脚之间，与内部电路并联。随着静电释放保护电路两端的静电电荷不断积累，这两端的电压将不断增加，一旦达到静电释放保护电路的激活放电阈值，静电释放保护电路就开始泻放静电，从而实现保护内部电路的功能。这里所述的激活放电阈值对于大多数现有技术来说为击穿电压(breakdown voltage)。
图1示出了现有的集成电路内的静电释放保护电路的电路示意图。如图1所示，所述集成电路包括有第一连接端(也可以称之为焊垫、管脚)VDD、第二连接端GND、与这两个连接端相连的内部电路110以及连接于两个连接端之间的静电释放保护电路120。在两个连接端之间存在静电时，静电会经过静电释放保护电路120进行泄放，从而可以保护内部电路110免遭静电的破坏。在此例中，所述静电释放保护电路120为一个NMOS(N-channel Metal Oxide Semiconductor)晶体管，其栅极与源极相连，其源极连接第二连接端GND，其漏极连接第一连接端VDD。在通常情况下，所述NMOS晶体管120不导通，在两个连接端之间有静电时，所述NMOS晶体管120导通，静电从第一连接端VDD经由所述NMOS晶体管120流至第二连接端GND。
然而，在第一连接端VDD上的电压为负电压，并且超过NMOS的寄生二极管(PN结)的导通电压时，NMOS晶体管120的寄生二极管正偏，使得第二连接端VDD与负压的第一连接端VDD导通，产生漏电流。在集成电路(IC)中通常禁止触发寄生的PNP管和大的漏电流来防止电路发生故障甚至破坏。即使这种大的漏电流可以接受，该第一连接端VDD为负压仍会使得NMOS晶体管导通，从而钳制住该第一连接端VDD的电压，不能低于寄生二极管的正向导通压降(通常为0.3V)。因此，该第一连接端VDD的工作电压范围一般要求至少大于-0.3V，这限制了集成电路的应用。此外，在外部用电环境特别恶劣时，也可能会导致第一连接端VDD上产生瞬时负压，此时也可能将集成电路烧坏。
因此，需要提出一种新的静电释放保护电路来克服上述问题。
【发明内容】
本发明的目的在于提出一种静电释放保护电路及使用该静电释放保护电路的集成电路，其可以实现更为充分的静电保护，同时可以使其连接端的工作电压范围更为广泛，还可以减少漏电流。
为了解决上述问题，根据本发明的一个实施例，本发明提供一种用于集成电路中的静电释放保护电路，其包括：第一二极管、第一静电保护器件、第二二极管和第二静电保护器件。其中第一二极管的阳极与所述集成电路的第一连接端相连，第一二极管的阴极与第一静电保护器件的一端相连，第一静电保护器件的另一端与所述集成电路的第二连接端相连，第二二极管的阳极与所述第二连接端相连，第二二极管的阴极与第二静电保护器件的一端相连，第二静电保护器件的另一端与所述第一连接端相连。
作为一个优选的实施例，在第一连接端相对于第二连接端为正电压时，第一静电保护器件处于截止状态，第二二极管反向截止，在第一连接端相对于第二连接端为负电压时，第一二极管反向截止，第二静电保护器件处于截止状态。
作为一个优选的实施例，如果存在第一连接端至第二连接端的正向静电脉冲，该静电脉冲将会击穿第一静电保护器件，静电将会通过第一静电保护器件和第一二极管进行释放；如果存在第一连接端至第二连接端的负向静电脉冲，该静电脉冲将会击穿第二静电保护器件，静电将会通过第二静电保护器件晶体管和第二二极管进行释放。
作为一个优选的实施例，所述第一静电保护器件为第一NMOS晶体管，第二静电保护器件为第二NMOS晶体管，其中第一二极管的阴极与第一NMOS晶体管的漏极相连，第一NMOS晶体管的源极与所述集成电路的第二连接端相连，第一NMOS晶体管的栅极、衬底与其源极相连，第二二极管的阴极与第二NMOS晶体管的漏极相连，第二NMOS晶体管的衬底与其源极相连，第二NMOS晶体管的源极与所述第一连接端相连，第二NMOS晶体管的源极与其栅极相连。
作为一个优选的实施例，所述第一静电保护器件为第一NPN双极型晶体管，第二静电保护器件为第二NPN双极型晶体管，第一二极管的阴极与第一NPN双极型晶体管的集电极相连，第一双极型晶体管的基极、发射极与第二连接端相连，第二二极管的阴极与第二NPN双极型晶体管的集电极相连，第二NPN双极型晶体管的基极、发射极与第一连接端相连。
作为一个优选的实施例，所述第一静电保护器件为第一雪崩二极管，第二静电保护器件为第二雪崩二极管，其中第一二极管的阴极与第一雪崩二极管的阴极相连，第一雪崩二极管的阳极与第二连接端相连，第二二极管的阴极与第二雪崩二极管的阴极相连，第二雪崩二极管的阳极与第一连接端相连。
根据本发明的另一个方面，本发明还提供一种集成电路，其特征在于，其特征在于，其包括：第一连接端、第二连接端、与这两个连接端相连的内部电路以及连接于两个连接端之间的静电释放保护电路，静电释放保护电路，其包括：第一二极管、第一静电保护器件、第二二极管和第二静电保护器件。其中第一二极管的阳极与所述集成电路的第一连接端相连，第一二极管的阴极与第一静电保护器件的一端相连，第一静电保护器件的另一端与所述集成电路的第二连接端相连，第二二极管的阳极与所述第二连接端相连，第二二极管的阴极与第二静电保护器件的一端相连，第二静电保护器件的另一端与所述第一连接端相连。
与现有技术相比，本发明中的静电释放电路包括有依次串联于两个连接端之间的第一二极管D1和第一静电保护器件，以及第二静电保护器件和第二二极管D2，两个二极管D1和D2可以反向截止，从而不论哪个连接端为负电压都不会产生漏电流。
【附图说明】
为了更清楚地说明本发明实施例的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其它的附图。其中：
图1为现有的集成电路内的静电释放保护电路的电路示意图；
图2为本发明中的集成电路内的静电释放保护电路在一个实施例中的结构示意图；
图3为本发明中的集成电路内的静电释放保护电路在另一个实施例中的结构示意图；和
图4为本发明中的集成电路内的静电释放保护电路在再一个实施例中的结构示意图。
【具体实施方式】
为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图和具体实施方式对本发明作进一步详细的说明。
此处所称的“一个实施例”或“实施例”是指可包含于本发明至少一个实现方式中的特定特征、结构或特性。在本说明书中不同地方出现的“在一个实施例中”并非均指同一个实施例，也不是单独的或选择性的与其他实施例互相排斥的实施例。除非特别说明，本文中的连接、相连、相接的表示电性连接的词均表示直接或间接电性相连。
图2为本发明中的具有静电释放保护电路的集成电路200在一个实施例中的结构示意图。该集成电路200包括第一连接端(也可以称之为焊垫、管脚)VDD、第二连接端GND、与这两个连接端相连的内部电路210以及连接于两个连接端之间的静电释放保护电路220。在两个连接端之间存在静电时，静电会经过静电释放保护电路220进行泄放，从而可以保护内部电路210免遭静电的破坏。
在此实施例中，所述静电释放保护电路220包括第一二极管D1、第一NMOS晶体管N1、第二二极管D2和第二NMOS晶体管N2。其中第一二极管D1的阳极与第一连接端VDD相连，第一二极管D1的阴极与第一NMOS晶体管N1的漏极相连，第一NMOS晶体管N1的源极、衬底与第二连接端GND相连，第一NMOS晶体管N1的栅极与其源极相连，第二二极管D2的阳极与第二连接端GND相连，第二二极管D2的阴极与第二NMOS晶体管N2的漏极相连，第二NMOS晶体管N2的衬底与其源极相连，第二NMOS晶体管N2的源极与第一连接端VDD相连，第二NMOS晶体管N2的源极与其栅极相连。
在第一连接端VDD相对于第二连接端GND为正电压时，第一NMOS晶体管N1处于截止状态，第二晶体管D2处于反向截止的状态。在第一连接端VDD相对于第二连接端GND为负电压时，第一二极管D1反向截止，第二NMOS晶体管N2处于截止状态。可以看出，不论第一连接端VDD相对于第二连接端GND是正电压，还是负电压，该集成电路都可以正常工作，使得第一连接端VDD的工作电压范围可以小于-0.3V。
在进行静电保护时，如果存在第一连接端VDD至第二连接端GND的正向静电脉冲，该静电脉冲将会击穿第一NMOS晶体管N1，静电将会通过第一NMOS晶体管和第一二极管D1进行释放；如果存在第一连接端VDD至第二连接端GND的负向静电脉冲，该静电脉冲将会击穿第二NMOS晶体管N2，静电将会通过第二NMOS晶体管N2和第二二极管D2进行释放。可以看出，本发明中的静电释放保护电路220提供了两条方向不同的静电释放路径，实现了双向的静电释放保护。
二极管D1和D1可以采用现有成功CMOS(Complementary Metal OxideSemiconductor)工艺中的PN结二极管，该工艺与NMOS晶体管N1和N2的工艺完全兼容。通常，二极管D1和D1的寄生电阻很小，几乎不会对静电释放保护电路220的放电能力造成影响。
图3为本发明中的集成电路内的静电释放保护电路在另一个实施例中的结构示意图。如图3所示，所述静电释放保护电路320包括第一二极管D1、第一NPN双极型晶体管Q1、第二二极管D2和第二NPN双极型晶体管Q2。其中第一二极管D1的阳极与第一连接端VDD相连，第一二极管D1的阴极与第一NPN双极型晶体管Q1的集电极相连，第一双极型晶体管Q1的基极、发射极与第二连接端GND相连，第二二极管D2的阳极与第二连接端GND相连，第二二极管D2的阴极与第二NPN双极型晶体管Q2的集电极相连，第二NPN双极型晶体管Q2的基极、发射极与第一连接端VDD相连。第一NPN双极型晶体管Q1的作用或用途与图2中的第一NMOS晶体管N1相似，第二NPN双极型晶体管Q2的作用或用途与图2中的第二NMOS晶体管N2相似。特别的，所述NPN双极型晶体管为快速恢复(SnapBack)双极型晶体管。
图4为本发明中的集成电路内的静电释放保护电路420在再一个实施例中的结构示意图。所述静电释放保护电路320包括第一二极管D1、第一雪崩二极管D3、第二二极管D2和第二雪崩二极管D4。其中第一二极管D1的阳极与第一连接端VDD相连，第一二极管D1的阴极与第一雪崩二极管D3的阴极相连，第一雪崩二极管D3的阳极与第二连接端GND相连，第二二极管D2的阴极与第二雪崩二极管D4的阴极相连，第二雪崩二极管D4的阳极与第一连接端VDD相连。第一雪崩二极管D2的作用或用途与图2中的第一NMOS晶体管N1相似，第二雪崩二极管D4的作用或用途与图2中的第二NMOS晶体管N2相似。特别的，所述雪崩二极管的阻抗较低，能够迅速泄放静电。
图2中的NMOS晶体管N1、图3中的NPN双极型晶体管Q1和图4中的雪崩二极管D3可以统一被称为第一静电保护器件，图3中的NMOS晶体管N2、图3中的NPN双极型晶体管Q2和图4中的雪崩二极管D4可以统一被称为第二静电保护器件。
总体来讲，本发明提出了一种用于集成电路中的静电释放保护电路，其包括：第一二极管、第一静电保护器件、第二二极管和第二静电保护器件，其中第一二极管的阳极与所述集成电路的第一连接端相连，第一二极管的阴极与第一静电保护器件的一端相连，第一静电保护器件的另一端与所述集成电路的第二连接端相连，第二二极管的阳极与所述第二连接端相连，第二二极管的阴极与第二静电保护器件的一端相连，第二静电保护器件的另一端与所述第一连接端相连。
在第一连接端相对于第二连接端为正电压时，第一静电保护器件处于截止状态，第二二极管反向截止，在第一连接端相对于第二连接端为负电压时，第一二极管反向截止，第二静电保护器件处于截止状态。如果存在第一连接端至第二连接端的正向静电脉冲，该静电脉冲将会击穿第一静电保护器件，静电将会通过第一静电保护器件和第一二极管进行释放；如果存在第一连接端至第二连接端的负向静电脉冲，该静电脉冲将会击穿第二静电保护器件，静电将会通过第二静电保护器件晶体管和第二二极管进行释放。
很显然，第一连接端可以为集成电路的其他连接端，比如GND(地)、输入/输出连接端等，第二连接端也可以为集成电路的其他连接端，比如VDD(电源)、输入/输出端等。由于静电释放保护电路220不会限制其连接的两个连接端的工作电压，并能够提供双向静电释放能力，因此该静电释放保护电路220可以使用于一个集成电路的任一两个连接端之间，比如VDD和GND之间，两个输入/输出连接端之间，输入/输出连接端与VDD之间等。
需要指出的是，熟悉该领域的技术人员对本发明的具体实施方式所做的任何改动均不脱离本发明的权利要求书的范围。相应地，本发明的权利要求的范围也并不仅仅局限于前述具体实施方式。
Claims (6)
1.一种用于集成电路中的静电释放保护电路，其包括：第一二极管、第一静电保护器件、第二二极管和第二静电保护器件，
其中第一二极管的阳极与所述集成电路的第一连接端相连，第一二极管的阴极与第一静电保护器件的一端相连，第一静电保护器件的另一端与所述集成电路的第二连接端相连，第二二极管的阳极与所述第二连接端相连，第二二极管的阴极与第二静电保护器件的一端相连，第二静电保护器件的另一端与所述第一连接端相连，
如果存在第一连接端至第二连接端的正向静电脉冲，该静电脉冲将会击穿第一静电保护器件，静电将会通过第一静电保护器件和第一二极管进行释放；如果存在第一连接端至第二连接端的负向静电脉冲，该静电脉冲将会击穿第二静电保护器件，静电将会通过第二静电保护器件晶体管和第二二极管进行释放。
2.根据权利要求1所述的静电释放保护电路，其特征在于，在第一连接端相对于第二连接端为正电压时，第一静电保护器件处于截止状态，第二二极管反向截止，在第一连接端相对于第二连接端为负电压时，第一二极管反向截止，第二静电保护器件处于截止状态。
3.根据权利要求1-2任一所述的静电释放保护电路，其特征在于，所述第一静电保护器件为第一NMOS晶体管，第二静电保护器件为第二NMOS晶体管，
其中第一二极管的阴极与第一NMOS晶体管的漏极相连，第一NMOS晶体管的源极与所述集成电路的第二连接端相连，第一NMOS晶体管的栅极、衬底与其源极相连，
第二二极管的阴极与第二NMOS晶体管的漏极相连，第二NMOS晶体管的衬底与其源极相连，第二NMOS晶体管的源极与所述第一连接端相连，第二NMOS晶体管的源极与其栅极相连。
4.根据权利要求1-2任一所述的静电释放保护电路，其特征在于，所述第一静电保护器件为第一NPN双极型晶体管，第二静电保护器件为第二NPN双极型晶体管，
第一二极管的阴极与第一NPN双极型晶体管的集电极相连，第一NPN双极型晶体管的基极、发射极与第二连接端相连，
第二二极管的阴极与第二NPN双极型晶体管的集电极相连，第二NPN双极型晶体管的基极、发射极与第一连接端相连。
5.根据权利要求1-2任一所述的静电释放保护电路，其特征在于，所述第一静电保护器件为第一雪崩二极管，第二静电保护器件为第二雪崩二极管，
其中第一二极管的阴极与第一雪崩二极管的阴极相连，第一雪崩二极管的阳极与第二连接端相连，第二二极管的阴极与第二雪崩二极管的阴极相连，第二雪崩二极管的阳极与第一连接端相连。
6.一种集成电路，其特征在于，其特征在于，其包括：第一连接端、第二连接端、与这两个连接端相连的内部电路以及连接于两个连接端之间的如权利要求1-5任一所述的静电释放保护电路。
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