CN115268540A - 一种具有采样保持功能的带隙基准电路 - Google Patents

Abstract

本申请公开了一种具有采样保持功能的带隙基准电路，所述带隙基准电路具有持续工作状态和采样保持工作状态；持续工作状态下，带隙基准电路采用传统工作方式；采样保持工作状态下，逻辑和计时控制模块控制带隙基准模块交替进行采样和保持；采样时，与持续工作状态相同；保持时，带隙基准模块停止工作，采样保持开关模块开启电压保持功能，基准电压VREF与保持模块电压VREF_H隔离，保持模块电压VREF_H保持之前的基准电压VREF，漏电补偿模块对保持模块电压VREF_H进行漏电补偿，由保持模块和漏电补偿模块保持参考电压；本发明既能主动降低芯片在待机、休眠阶段功耗，又能提供稳定基准电压。

Description

一种具有采样保持功能的带隙基准电路

技术领域

本发明属于集成电路技术领域，涉及一种具有采样保持功能的带隙基准电路。

背景技术

带隙基准电路是集成电路芯片中最常用的电路模块之一，几乎所有类型的芯片都需要带隙基准电路，所以带隙基准的功耗是芯片功耗的一部分。

近年来新兴的可穿戴产品、物联网传感器等应用场景的芯片，多采用微型锂电池、能量收集等供电方式，对所使用芯片的功耗要求极高，尤其是休眠、待机等非正常时间阶段的功耗。

为了适应市场要求，目前研发的芯片一般都会采用主动或自动控制方式降低待机功耗。传统的带隙基准采用持续工作的方式，为芯片各个模块提供参考电压，但是有些应用场景中为了能够实时监测外部变化，在休眠、待机中仍然需要用到基准电压信号。

发明内容

为解决现有技术中的不足，本申请提供一种具有采样保持功能的带隙基准电路。

为了实现上述目标，本发明采用如下技术方案：

一种具有采样保持功能的带隙基准电路，包括带隙基准模块、逻辑和计时控制模块、采样保持开关模块、保持模块、漏电补偿模块和微电流源模块；

所述带隙基准电路具有持续工作状态和采样保持工作状态；

所述逻辑和计时控制模块控制带隙基准电路的工作状态；

持续工作状态下，带隙基准模块启动建立基准电压VREF，当基准电压VREF达到设定参考电压时，采样保持开关模块开启电压传输功能，基准电压VREF与保持模块电压VREF_H连通，直到保持模块电压VREF_H与基准电压VREF相等；

采样保持工作状态下，逻辑和计时控制模块控制带隙基准模块交替进行采样和保持；

采样时，带隙基准模块启动建立基准电压VREF，当基准电压VREF达到设定参考电压时，采样保持开关模块开启电压传输功能，基准电压VREF与保持模块电压VREF_H连通，直到保持模块电压VREF_H与基准电压VREF相等，此时，保持模块电压VREF_H即为采样保持基准电压；

保持时，带隙基准模块停止工作，采样保持开关模块开启电压保持功能，基准电压VREF与保持模块电压VREF_H隔离，漏电补偿模块对保持模块电压VREF_H进行漏电补偿，使得保持模块电压VREF_H保持之前的采样保持基准电压；

所述微电流源模块为逻辑和计时控制模块和漏电补偿模块提供纳安级偏置电流。

本发明进一步包括以下优选方案：

优选地，所述带隙基准模块包括启动单元、带隙基准单元和检测带隙电压建立完成的单元，输入为带隙基准模块使能信号Enable_BG，输出基准电压VREF和带隙电压建立完成信号VREF_OK。

优选地，所述逻辑和计时控制模块，通过识别Flag_SH标志，决定带隙基准电路是否进入采样保持工作状态，输出带隙基准模块使能信号Enable_BG、采样保持开关模块的功能选择信号Sample。

优选地，保持模块采用保持电容C1，用于保持采样保持基准电压VREF_H。优选地，所述漏电补偿模块采用电压跟随器，所述电压跟随器的输出端与负向输入端连接，输出电压跟随正向输入电压，正向输入端连接采样保持基准电压VREF_H，输出端信号LeakageCompensation为保持开关模块提供有源的漏电补偿。

优选地，所述电压跟随器包括第一MOS管n1、第二MOS管n2、第三MOS管n3和第四MOS管n4；

第一MOS管n1的栅极连接采样保持基准电压VREF_H，第一MOS管n1和第二MOS管n2的源极连接微电流源模块；

第二MOS管n2的栅极和漏极与连接第四MOS管n4的漏极，输出信号LeakageCompensation；

第四MOS管n4和第三MOS管n3的源极接地，第四MOS管n4和第三MOS管n3的栅极、第三MOS管n3的漏极与第一MOS管n1的漏极连接。

优选地，采样保持开关模块包括由第五MOS管N1、第六MOS管N2、第七MOS管N3和第八MOS管N4构成开关组合，连接带隙基准模块输出的基准电压VREF、逻辑和计时控制模块输出的功能选择信号Sample、保持模块的保持模块电压VREF_H和漏电补偿模块输出端信号Leakage Compensation；

第五MOS管N1、第六MOS管N2、第七MOS管N3在带隙基准模块采样和保持时呈现不同的开关状态，实现电压传输、电压保持和漏电补偿功能；

第八MOS管N4用于补偿第七MOS管N3在开关切换时刻的时钟馈通和电荷注入效应对采样保持基准电压VREF_H的影响。

优选地，第五MOS管N1和第八MOS管N4的栅极通过反相器与逻辑和计时控制模块输出的功能选择信号Sample连接；

第五MOS管N1的漏极与漏电补偿模块输出端信号Leakage Compensation连接；N1的源极与衬底相连接；

第五MOS管N1、第六MOS管N2、第七MOS管N3的源极和第七MOS管N3、第八MOS管N4的衬底相连接，连接点记为A点，第八MOS管N4的漏极和源极与第七MOS管N3的漏极连接并且与保持模块电压VREF_H连接，第六MOS管N2和第七MOS管N3的栅极与功能选择信号Sample连接，第六MOS管N2的漏极与基准电压VREF连接，第六MOS管N2的衬底接地。

优选地，所述带隙基准电路持续工作状态下，逻辑和计时电路模块输出带隙基准模块使能信号Enable_BG＝采样保持开关模块的功能选择信号Sample＝

Logic 1并保持，采样保持开关模块的计时电路停止工作，带隙基准模块启动并始终保持工作状态，当检测到基准电压VREF达到设定参考电压值时输出VREF OK＝Logic 1，采样保持开关模块的第五MOS管N1关闭，第六MOS管N2和第七MOS管N3打开，基准电压VREF与保持模块电压VREF_H连通且相等；

所述带隙基准电路采样保持工作状态下，当逻辑和计时模块检测到采样保持标志信号Flag_SH被置为Logic 1后开始启动采样保持工作状态，该状态由采样阶段和保持阶段交替进行，两个阶段的交替转换由逻辑和计时模块控制；

进入采样保持工作状态后首先是采样阶段，采样阶段计时T1，其工作状态与带隙基准电路持续工作状态的开关组态相同，但计时电路正常工作；

采样阶段计时结束后转变为保持阶段，计时为T2，在保持阶段，逻辑和计时控制模块输出带隙基准模块使能信号Enable_BG＝采样保持开关模块的功能选择信号Sample＝0,带隙基准模块停止工作，计时电路正常工作，采样保持开关模块的第五MOS管N1开启，第六MOS管N2和第七MOS管N3关闭，基准电压VREF与保持模块电压VREF_H隔离，补偿电压，即漏电补偿模块输出端信号Leakage Compensation连通A点；此时由于带隙基准模块停止工作，基准电压VREF失去驱动源逐渐降低为0V，而因保持模块和采样保持开关模块截至的作用，保持模块电压VREF_H仍然保持之前的基准电压。

本申请所达到的有益效果：

本发明具有采样保持功能的带隙基准电路，包含一种对硅基工艺MOS开关漏电流补偿电路，既能主动降低芯片在待机、休眠阶段功耗，又能提供稳定基准电压；

如果芯片处于休眠、待机阶段或者有主动降低功耗的需求时，可以用标志信号(Flag_SH＝Logic 1)设定逻辑电路控制带隙基准电路进入周期性工作。

在一个周期中较短的时间启动建立基准电压并进行参考电压采样，采样的目的是补充在保持阶段因漏电造成的电压损失，电压损失越小则保持基准电压的精度越高。采样后带隙基准电路在很长的时间被关闭，在这一时段内由保持电容和微功耗的漏电补偿电路保持一组或几组参考电压，从而达到降低功耗的目的。

如果芯片处于正常工作阶段，标志信号(Flag_SH＝Logic 0)设定带隙基准电路与传统带隙基准电路一样持续工作。

附图说明

图1是本发明具有采样保持功能的带隙基准电路结构图；

图2是本发明实施例中电压跟随器结构图；

图3是本发明实施例中采样保持开关模块结构图；

图4是本发明电路首次上电使能建立时序图；

图5是本发明工作状态转换的时序图。

具体实施方式

下面结合附图对本申请作进一步描述。以下实施例仅用于更加清楚地说明本发明的技术方案，而不能以此来限制本申请的保护范围。

本发明的一种具有采样保持功能的带隙基准电路如图1所示，图1中的Flag_SH、Enable_BG、Sample、VREF_OK为逻辑信号；VREF、VREF_H、Leakage Compensation为模拟信号。

具体的，本发明的一种具有采样保持功能的带隙基准电路，包括带隙基准模块、逻辑和计时控制模块、采样保持开关模块、保持模块、漏电补偿模块和微电流源模块；

所述带隙基准电路具有持续工作状态和采样保持工作状态；

所述逻辑和计时控制模块控制带隙基准电路的工作状态；

持续工作状态下，带隙基准模块启动建立基准电压VREF，当基准电压VREF达到设定参考电压时，采样保持开关模块开启电压传输功能，基准电压VREF与保持模块电压VREF_H连通，直到保持模块电压VREF_H与基准电压VREF相等；

采样保持工作状态下，逻辑和计时控制模块控制带隙基准模块交替进行采样和保持；

采样时，带隙基准模块启动建立基准电压VREF，当基准电压VREF达到设定参考电压时，采样保持开关模块开启电压传输功能，基准电压VREF与保持模块电压VREF_H连通，直到保持模块电压VREF_H与基准电压VREF相等，此时，保持模块电压VREF_H即为采样保持基准电压；

保持时，带隙基准模块停止工作，采样保持开关模块开启电压保持功能，基准电压VREF与保持模块电压VREF_H隔离，漏电补偿模块对保持模块电压VREF_H进行漏电补偿，使得保持模块电压VREF_H保持之前的采样保持基准电压；

所述微电流源模块为逻辑和计时控制模块和漏电补偿模块提供纳安级偏置电流。

具体实施时，由于带隙基准模块输出的基准电压VREF驱动力较弱，一般都输出到高阻节点，本发明的采样保持基准电压VREF_H也要求输出到高阻节点,否则会影响保持精度。

所述带隙基准模块与常见的基准电路相同，其中包括快速启动单元、带隙基准单元和检测带隙电压建立完成的单元，输入为带隙基准模块使能信号Enable_BG，输出基准电压VREF和带隙电压建立完成信号VREF_OK。

所述逻辑和计时控制模块，通过识别Flag_SH标志，决定带隙基准电路是否进入采样保持工作状态，输出带隙基准模块使能信号Enable_BG、采样保持开关模块的功能选择信号Sample。

保持模块采用保持电容C1，用于保持采样保持基准电压VREF_H，电容设置为10～20pF。

所述漏电补偿模块为运算放大器，所述运算放大器的输出端与负向输入端连接，构成输出电压跟随正向输入电压的跟随器电路，正向输入端连接采样保持基准电压VREF_H，输出端信号Leakage Compensation为保持开关模块提供有源的漏电补偿。

如图2所示，所述电压跟随器包括第一MOS管n1、第二MOS管n2、第三MOS管n3和第四MOS管n4；

第一MOS管n1的栅极连接采样保持基准电压VREF_H，第一MOS管n1和第二MOS管n2的源极连接微电流源模块；

第二MOS管n2的栅极和漏极与连接第四MOS管n4的漏极，输出信号LeakageCompensation；

第四MOS管n4和第三MOS管n3的源极接地，第四MOS管n4和第三MOS管n3的栅极、第三MOS管n3的漏极与第一MOS管n1的漏极连接。

如图3所示，采样保持开关模块包括由第五MOS管N1、第六MOS管N2、第七MOS管N3和第八MOS管N4构成开关组合，连接带隙基准模块输出的基准电压VREF、逻辑和计时控制模块输出的功能选择信号Sample、保持模块的保持模块电压VREF_H和漏电补偿模块输出端信号Leakage Compensation；

第五MOS管N1、第六MOS管N2、第七MOS管N3在带隙基准模块采样和保持时呈现不同的开关状态，实现电压传输、电压保持和漏电补偿功能；

第八MOS管N4用于补偿第七MOS管N3在开关切换时刻的时钟馈通和电荷注入效应对采样保持基准电压VREF_H的影响。

Sample＝1表示开关组合处于采样状态，用于电压传输，Sample＝0表示开关组合处于保持状态，用于电压保持。

根据图3，第五MOS管N1和第八MOS管N4的栅极通过反相器与逻辑和计时控制模块输出的功能选择信号Sample连接；

第五MOS管N1的漏极与漏电补偿模块输出端信号Leakage Compensation连接；N1的源极与衬底相连接；

第五MOS管N1、第六MOS管N2、第七MOS管N3的源极和第七MOS管N3、第八MOS管N4的衬底相连接，第八MOS管N4的漏极和源极与第七MOS管N3的漏极连接并且与保持模块电压VREF_H连接，第六MOS管N2和第七MOS管N3的栅极与功能选择信号Sample连接，第六MOS管N2的漏极与基准电压VREF连接，第六MOS管N2的衬底接地。

本发明一种具有采样保持功能的带隙基准电路，其持续工作状态(传统方式)描述(Flag_SH＝Logic 0)如下：

在此状态下，逻辑和计时电路模块输出Enable_BG＝Sample＝Logic 1并保持。计时停止，带隙基准模块启动并始终保持工作状态，当检测到基准电压达到正常值时输出VREF OK＝Logic 1，采样保持开关模块的MOS管N1关闭，N2和N3打开，基准电压VREF与VREF_H连通且相等。因微电流源和电压跟随器其自身功耗非常低，对整体功耗影响较小，所以设置为始终工作的状态。

本发明一种具有采样保持功能的带隙基准电路，其采样保持工作状态描述(Flag_SH＝Logic 1)如下：

当逻辑电路检测到采样保持标志信号Flag_SH被置为Logic 1后开始启动采样保持过程，该过程由采样阶段和保持阶段交替进行，两个阶段的交替转换由逻辑和计时模块控制。

进入采样保持工作状态后首先是采样阶段，采样阶段计时T1约200uS,其工作状态与带隙基准电路持续工作状态的开关组态相同，不同之处是计时电路正常工作。

采样阶段计时结束后转变为保持阶段，计时为T2约10ms。

在保持阶段，Enable_BG＝Sample＝0,带隙基准模块停止工作，计时电路正常工作，采样保持开关模块的MOS管N1开启，N2和N3关闭，VREF_H与VREF隔离，补偿电压连通A点。此时由于带隙基准模块停止工作，VREF电压失去驱动源逐渐降低为0V，而因保持电容和开关组合截至的作用，VREF_H仍然保持之前的基准电压。

结合图2和图3，本发明保持电压和漏电补偿原理描述如下：

本发明实施例的保持电压和漏电补偿的功能主要是由保持电容C1和开关组合N1、N2和N3实现。

电容C1保持基准电压的阶段，N3关断防止C1电荷从VREF_H向VREF运动。但是由于半导体硅基工艺特性，NMOS管即使在关断状态也会因电势差而从漏极到源极、漏极到衬底发生少量电荷的转移，即形成了漏电流(Leakage)。漏电流的大小由电势差、温度、工艺等因素共同决定，对保持电压的精度产生了不良影响，所以增加了电压跟随器和N1开关对漏电流进行补偿,同时增加N2开关保持A点为高阻状态。

电压跟随器尾电流为40nA，输出一个跟随VREF_H的有源电压信号到N1的漏极作为有源的漏电补偿。

在保持阶段时N1开启，补偿电压Leakage Compensation传输到A点，使N3的漏极、源极、衬底电势差相等，极大的减弱了N3的漏电流，提高了保持电压VREF_H的精度。

由于电压跟随器使用了纳安级电流，只能作为漏电流补偿使用，而不能作为驱动电流，所以增加开关N2且在保持阶段关闭,使A点变为高阻状态与VREF隔离。此时由于VREF电压逐渐变为0V，N2的漏极到源极、漏极到衬底也存在漏电流。该漏电流由电压跟随器提供，不影响保持电压VREF_H的精度。

本发明电路的工作时序如下：

电路首次上电使能工作如图4所示，Enable_BG在t1时刻变为Logic 1，带隙基准开始启动。在t2时刻检测到VREF建立完成，VREF_OK信号变为Logic1，同时采样信号Sample也变为Logic 1，采样开关开启向保持电容C1充电，到t3时刻保持电压VREF_H达到稳定值。

持续工作状态与采样保持工作状态的转换以及采样保持工作过程如图5所示。

在t4时刻，当Flag_SH变为Logic 1后开始第一次采样阶段并持续时间T1，由于此时带隙基准模块是已经处于工作状态的，所以不需要启动建立过程，VREF与VREF_H是连通状态。

在t5时刻，采样计时T1结束转入保持阶段，Enable_BG变为Logic 0，在Sample控制下采样开关首先关闭，然后带隙基准模块停止工作，VREF逐渐变为0V，而VREF_H仍然保持与之前相同的电压。

在t6时刻，保持阶段的计时T2结束，开启一个新的采样阶段。在这个采样阶段t7时刻基准电压建立完成后VREF_OK变为Logic 1，Sample控制采样开关开启进行采样。计时T1结束后，t8时刻电路转入保持阶段。电路如此往复进行采样保持的循环。

在t9时刻，Flag_SH变为Logic 0，带隙基准电路主动转入持续工作状态，进行一次启动建立过程，建立完成后VREF_OK变为Logic 1，Sample持续开启采样开关，过程与图4相同。

按照本发明方案设计实际电路，使用DPDK IC6p1 1830bd15ba工艺仿真，电压保持精度提高到千分之二以内。

本发明申请人结合说明书附图对本发明的实施示例做了详细的说明与描述，但是本领域技术人员应该理解，以上实施示例仅为本发明的优选实施方案，详尽的说明只是为了帮助读者更好地理解本发明精神，而并非对本发明保护范围的限制，相反，任何基于本发明的发明精神所作的任何改进或修饰都应当落在本发明的保护范围之内。

Claims (9)

1.一种具有采样保持功能的带隙基准电路，其特征在于：

所述带隙基准电路具有持续工作状态和采样保持工作状态，包括带隙基准模块、逻辑和计时控制模块、采样保持开关模块、保持模块、漏电补偿模块和微电流源模块；

所述逻辑和计时控制模块控制带隙基准电路的工作状态；

持续工作状态下，带隙基准模块启动建立基准电压VREF，当基准电压VREF达到设定参考电压时，采样保持开关模块开启电压传输功能，基准电压VREF与保持模块电压VREF_H连通，直到保持模块电压VREF_H与基准电压VREF相等；

采样保持工作状态下，逻辑和计时控制模块控制带隙基准模块交替进行采样和保持；

采样时，带隙基准模块启动建立基准电压VREF，当基准电压VREF达到设定参考电压时，采样保持开关模块开启电压传输功能，基准电压VREF与保持模块电压VREF_H连通，直到保持模块电压VREF_H与基准电压VREF相等，此时，保持模块电压VREF_H即为采样保持基准电压；

保持时，带隙基准模块停止工作，采样保持开关模块开启电压保持功能，基准电压VREF与保持模块电压VREF_H隔离，漏电补偿模块对保持模块电压VREF_H进行漏电补偿，使得保持模块电压VREF_H保持之前的采样保持基准电压；

所述微电流源模块为逻辑和计时控制模块和漏电补偿模块提供纳安级偏置电流。

2.根据权利要求1所述的一种具有采样保持功能的带隙基准电路，其特征在于：

所述带隙基准模块包括启动单元、带隙基准单元和检测带隙电压建立完成的单元，输入为带隙基准模块使能信号Enable_BG，输出基准电压VREF和带隙电压建立完成信号VREF_OK。

3.根据权利要求1所述的一种具有采样保持功能的带隙基准电路，其特征在于：

所述逻辑和计时控制模块，通过识别Flag_SH标志，决定带隙基准电路是否进入采样保持工作状态，输出带隙基准模块使能信号Enable_BG、采样保持开关模块的功能选择信号Sample。

4.根据权利要求1所述的一种具有采样保持功能的带隙基准电路，其特征在于：

保持模块采用保持电容C1，用于保持采样保持基准电压VREF_H。

5.根据权利要求1所述的一种具有采样保持功能的带隙基准电路，其特征在于：

所述漏电补偿模块采用电压跟随器，所述电压跟随器的输出端与负向输入端连接，输出电压跟随正向输入电压，正向输入端连接采样保持基准电压VREF_H，输出端信号LeakageCompensation为保持开关模块提供有源的漏电补偿。

6.根据权利要求5所述的一种具有采样保持功能的带隙基准电路，其特征在于：

所述电压跟随器包括第一MOS管n1、第二MOS管n2、第三MOS管n3和第四MOS管n4；

第一MOS管n1的栅极连接采样保持基准电压VREF_H，第一MOS管n1和第二MOS管n2的源极连接微电流源模块；

第二MOS管n2的栅极和漏极与连接第四MOS管n4的漏极，输出信号LeakageCompensation；

第四MOS管n4和第三MOS管n3的源极接地，第四MOS管n4和第三MOS管n3的栅极、第三MOS管n3的漏极与第一MOS管n1的漏极连接。

7.根据权利要求1所述的一种具有采样保持功能的带隙基准电路，其特征在于：

采样保持开关模块包括由第五MOS管N1、第六MOS管N2、第七MOS管N3和第八MOS管N4构成开关组合，连接带隙基准模块输出的基准电压VREF、逻辑和计时控制模块输出的功能选择信号Sample、保持模块的保持模块电压VREF_H和漏电补偿模块输出端信号LeakageCompensation；

第五MOS管N1、第六MOS管N2、第七MOS管N3在带隙基准模块采样和保持时呈现不同的开关状态，实现电压传输、电压保持和漏电补偿功能；

第八MOS管N4用于补偿第七MOS管N3在开关切换时刻的时钟馈通和电荷注入效应对采样保持基准电压VREF_H的影响。

8.根据权利要求7所述的一种具有采样保持功能的带隙基准电路，其特征在于：

第五MOS管N1和第八MOS管N4的栅极通过反相器与逻辑和计时控制模块输出的功能选择信号Sample连接；

第五MOS管N1的漏极与漏电补偿模块输出端信号Leakage Compensation连接；N1的源极与衬底相连接；

第五MOS管N1、第六MOS管N2、第七MOS管N3的源极和第七MOS管N3、第八MOS管N4的衬底相连接，连接点记为A点，第八MOS管N4的漏极和源极与第七MOS管N3的漏极连接并且与保持模块电压VREF_H连接，第六MOS管N2和第七MOS管N3的栅极与功能选择信号Sample连接，第六MOS管N2的漏极与基准电压VREF连接，第六MOS管N2的衬底接地。

9.根据权利要求8所述的一种具有采样保持功能的带隙基准电路，其特征在于：

所述带隙基准电路持续工作状态下，逻辑和计时电路模块输出带隙基准模块使能信号Enable_BG＝采样保持开关模块的功能选择信号Sample＝Logic 1并保持，采样保持开关模块的计时电路停止工作，带隙基准模块启动并始终保持工作状态，当检测到基准电压VREF达到设定参考电压值时输出VREF OK＝Logic 1，采样保持开关模块的第五MOS管N1关闭，第六MOS管N2和第七MOS管N3打开，基准电压VREF与保持模块电压VREF_H连通且相等；

所述带隙基准电路采样保持工作状态下，当逻辑和计时模块检测到采样保持标志信号Flag_SH被置为Logic 1后开始启动采样保持工作状态，该状态由采样阶段和保持阶段交替进行，两个阶段的交替转换由逻辑和计时模块控制；

进入采样保持工作状态后首先是采样阶段，采样阶段计时T1，其工作状态与带隙基准电路持续工作状态的开关组态相同，但计时电路正常工作；

采样阶段计时结束后转变为保持阶段，计时为T2，在保持阶段，逻辑和计时控制模块输出带隙基准模块使能信号Enable_BG＝采样保持开关模块的功能选择信号Sample＝0,带隙基准模块停止工作，计时电路正常工作，采样保持开关模块的第五MOS管N1开启，第六MOS管N2和第七MOS管N3关闭，基准电压VREF与保持模块电压VREF_H隔离，补偿电压，即漏电补偿模块输出端信号Leakage Compensation连通A点；此时由于带隙基准模块停止工作，基准电压VREF失去驱动源逐渐降低为0V，而因保持模块和采样保持开关模块截至的作用，保持模块电压VREF_H仍然保持之前的基准电压。

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