CN105938831A - 具有有源泄漏电流补偿的过压开关的装置和方法 - Google Patents

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Abstract

本发明涉及具有有源泄漏电流补偿的过压开关的装置和方法。提供具有有源泄漏电流补偿的过压开关的装置和方法。在某些配置中，集成电路包括：输入节点和电连接到输入节点的保护设备或过压开关。该保护设备包括：第一阱和第二阱。第二阱被定位成邻近所述第一阱和具有相反于第一阱的导电类型。此外，该保护设备的第一端子电连接到第一阱和到IC的输入节点。该保护设备还包括漏电流补偿电路，用于基于所述第一端子的电压电平控制第二阱的电压电平，以抑制所述保护设备的第一端子的漏电流。

Description

具有有源泄漏电流补偿的过压开关的装置和方法
技术领域
本发明实施例涉及电子系统，更具体地涉及集成电路(IC)的过压开关/保护设备。
背景技术
某些电子系统可暴露于逾限应变事件，或者具有快速变化的电压和高功率的相对短持续时间的电信号。过应力事件可以例如包括静电放电(ESD)事件和/或电磁干扰(EMI)事件。
由于对IC的相对小的区域的过电压条件和/或高水平的功耗，过应力事件会损坏电子系统内的集成电路(IC)。高功率消耗可以增加集成电路的温度，并可导致许多问题，诸如栅极氧化物击穿、接线损坏、金属损害和表面电荷积累。而且，过载事件可以诱导闩锁(换句话说，低阻抗通路的无意建立)，从而破坏集成电路的运作，并可导致对IC的永久损坏。因此，有必要提供一种避免过应力事件而不影响它的性能的集成电路。
发明内容
在一方面，提供一种集成电路。该集成电路包括输入节点和保护设备。该保护设备包括：电连接到所述输入节点的第一端子，电连接到第一端子的半导体的第一阱，邻近于第一阱的半导体的第二阱，和漏电流补偿电路。第二阱具有与第一阱相反的导电类型。此外，漏电流补偿电路被配置成基于所述第一端子的电压电平控制第二阱的电压电平，以抑制所述保护设备的第一端子的漏电流。
在另一个方面，提供电过载保护的方法。该方法包括：使用保护设备避免集成电路的输入节点的过压事件，所述保护设备包括：电连接到所述输入节点的第一端子，电连接到第一端子的半导体的第一阱，和相邻第一阱并具有相反于第一阱的类型的半导体的第二阱。该方法进一步包括：基于使用漏电流补偿电路的第一端的电压电平，控制第二阱的电压电平，而抑制保护设备的第一端的漏电流。
在另一个方面，提供一种集成电路。该集成电路包括输入节点和保护设备。所述保护设备包括：电连接到所述输入节点的第一端，电连接到第一端子的半导体的第一阱，以及邻近于第一阱的半导体的第二阱。第二阱具有相反第一阱的导电类型。该保护设备进一步包括：装置，用于通过基于所述第一端子的电压电平控制所述第二阱的电压电平而抑制保护设备的第一端子的漏电流。
附图说明
图1是集成电路的一个实施例的示意图。
图2A是根据一个实施例的具有有源漏电流补偿的保护设备的注释横截面。
图2B是根据另一实施例的具有有源漏电流补偿的保护设备的注释横截面。
图3A是根据另一实施例的具有有源漏电流补偿的保护设备的俯视图。
图3B是沿着图3A的线3B-3B获取的图3A的保护设备的注释横截面。
图4是与根据另一实施例的有源漏电流补偿的保护设备的俯视图。
图5A是根据一个实施例的缓冲器的电路图。
图5B是根据另一实施例的缓冲器的电路图。
图5C是根据另一实施例的缓冲器的电路图。
图5D是根据另一实施例的缓冲器的电路图。
图5E是根据另一实施例的缓冲器的电路图。
图5F是根据另一实施例的缓冲器的电路图。
具体实施方式
以下实施例的以下详细描述提出了本发明的具体实施例的各种描述。然而，本发明可以以许多不同方式体现，由权利要求书定义和涵盖。在此描述中，参考了附图，其中类似的参考数字表示相同或功能相似的元件。
如上述，以下，如本文所用的术语指图中所示定位的设备和应该相应地解释。还应该理解，因为半导体设备内的区域(诸如，晶体管)由具有不同杂质或不同的杂质浓度限定的掺杂半导体材料的不同部分，不同区域之间的离散物理边界实际存在于完成设备，而是区域可以从一个转换到另一个。如图所示的一些边界具有这种类型，并示出为突然的结构，仅仅为了协助读者。在下面描述的实施例中，p型区可以包括p型半导体材料(诸如，硼)作为掺杂剂。另外，n型区可以包括n型半导体材料(诸如，磷)作为掺杂剂。本领域的技术人员将了解在下面描述的区域中不同浓度的掺杂剂。
具有主动漏电流补偿的保护设备的概述
为了帮助确保电子系统可靠，制造商可以在定义应力的条件下测试电子系统，可以通过各种组织的标准集描述，诸如联合电子器件工程联合会(JEDEC)、国际电工委员会(IEC)、汽车工程协会(AEC)和国际标准化组织(ISO)。该标准可以覆盖宽许多应变事件，包括静电放电(ESD)事件和/或电磁干扰(EMI)事件。为了满足这些标准，集成电路(IC)可以包括在IC的管脚或焊盘的保护设备。
当IC的引脚或焊盘使用正常信令层面运作时，保护设备可以在关闭或高阻抗状态下工作。然而，当过应变事件导致跨特定保护设备的电压超过该设备的正向或反向触发电压时，保护设备可以激活和在ON或低阻抗状态中操作，其中保护设备并联和过应变事件相关联的电流和/或电荷的一部分。因此，保护设备可用于防止IC的管脚或焊盘的电压电平到达与损坏IC相关联的故障电压。
如本文所使用的，保护设备还可以被称为过电压开关。例如，当没有过压条件存在时，该保护设备可以在OFF或高阻抗状态下工作，并且当过电压条件存在时可以切换接通或操作在ON或低阻抗级。
虽然在IC的管脚或焊盘包括保护设备可以帮助保护IC免受从过应力事件造成的损坏，该保护设备可在正常操作期间影响集成电路的性能。例如，即使当在OFF状态时，该保护设备可仍然具有有限的输入漏电流，可以降低IC的性能。例如，在一个示例中，集成电路可以包括具有入电连接到IC的销或垫的精密放大器。此外，当保护设备还电连接到销或垫并具有相对高的漏电流时，精度放大器的性能也会下降。例如，保护设备的泄漏电流可以不希望地提高精度放大器的输入偏置电流，特别是在高温下。在其它示例中，具有相对高的漏电流的保护设备可以产生输入偏置、系统误差，和/或以其他方式降解IC的精密电路的性能。
本文提供一种具有有源漏电流补偿的保护设备的装置和方法。在某些配置中，集成电路包括输入节点和电连接到所述输入节点的保护设备。该保护设备包括第一阱和第二阱。第二阱被定位成邻近所述第一阱和具有相反于第一阱的导电性类型。此外，该保护设备的第一端子电连接到所述第一阱和IC的输入节点。该保护设备进一步包括漏电流补偿电路，用于基于所述第一端子的电压电平控制第二阱的电压电平，以抑制漏电流流入或流出保护设备的第一端子。
具有有源漏电流补偿的保护设备可有利地提供避免IC的销或垫的过应力事件的强大保护，并同时具有对耦合到销或垫的电路的最小性能影响。
本文的教导可用于降低在各种各样的应用中使用的保护设备的漏电流，包括例如具有严格的输入电流格的应用。例如，即使在高温下(例如，125℃)，精密放大器可被指定在非常低的输入偏置电流来操作，作为参考，在50pA(10-12A)至800pA的范围内的子nA(10-9A)偏置电流，例如200pA。通过实施具有有源漏电流补偿的保护设备，所述保护设备可以有对精密放大器的运行具有较小或没有影响。与此相反，具有较高的输入漏电流的保护设备可以通过产生温度依赖的输入偏置电流而降低精密放大器的性能。
在某些配置中，保护设备包括双向夹具，诸如双向可控硅整流器(SCR)设备。另外，该双向夹具进一步包括第一阱的相同导电类型的第三阱。例如，第一和第三阱可以包括p阱，和第二阱可以包括n阱。阱被配置成使得第二阱的至少一部分定位在第一和第二阱之间。另外，第一p阱包括电连接到所述保护设备的第一端子的至少一个P+区，和第二p阱包括电连接到所述保护设备的第二端子的至少一个P+区。在这样的配置中，漏电流补偿电路可以操作，以控制具有分别相关于第一P阱、n阱和第二P阱的发射极、基极和集电极的PNP双极晶体管的基极-发射器电压。特别是，漏电流补偿电路可以控制PNP双极晶体管的基极到发射极电压为约等于0V，以抑制漏电流流入或流出保护设备的第一端子。
在某些配置中，漏电流补偿电路包括缓冲器，其具有电连接到第一端子的输入，以及控制第二阱的电压电平为约等于第一端子的电压电平的输出。通过自举第二阱至约等于第一端子的电压电平的电压电平，保护设备的输入漏电流可以被消除或减少。本文的教导可用于降低或消除保护设备的泄漏电流，包括例如，从保护设备的第一端子到保护设备的基极或阱的漏电流。
该保护设备在此可以以各种制造工艺制造，其中包括(但不限于)深亚微米(DSM)互补金属氧化物半导体(CMOS)工艺、BCD(双极性-CMOS-DMOS)处理或硅上绝缘体(SOI)工艺。
图1是集成电路(IC)的实施例的示意图10。集成电路10包括输入节点1(IN)、电源节点2(V1)、保护设备3和精密放大器4。
为了清楚起见，IC 10的仅某些结构示于图1中。因此，在IC 10可以包括附加销、垫、电路、设备和/或其他结构。
保护设备3包括电连接到输入节点1的第一端子和电连接到电源节点2的第二端子。在某些配置中，所述保护设备3包括双向夹具，如双向可控硅(SCR)设备。
在某些配置中，输入节点1对应于集成电路10的信号管脚或垫，和电源节点2对应于与VCC或地相关联的集成电路10的销或垫。例如，所述电源节点2可以电连接到电源的低电压或接地电源电压。在某些配置中，当IC10在正常信令条件下工作时，输入节点1的电压电平大于或等于电源节点2的电压电平。
所说明的高精度放大器4包括电连接到输入节点1的第一输入。因此，精度放大器4可用于提供输入节点1上接收的信号的放大。在一个例子中，精密放大器4包括接收参考电压的第二输入，和精密放大器4放大在输入节点1接收到的信号和参考电压之间的电压差。在另一示例中，精密放大器4提供差分信号的放大，以及在输入节点上接收到的信号1对应于差分信号的反相或非反相分量。精度放大器4可对应于各种各样的放大电路，包括例如，运算放大器或仪表放大器。
当IC 10在正常信令水平或条件下工作时，保护设备3工作在关断状态，其中，保护设备3不应该干扰精密放大器4的操作。然而，当过应力事件导致电压输入节点1和供给节点2之间差超过保护设备3的正向触发电压或反向触发电压时，保护设备3能够激活在接通状态的操作，以保护精密放大器4和/或IC 10的其他电路不受损坏。
理想地，保护设备3在OFF状态时具有低的漏电流。例如，当保护设备3的漏电流相对大时，漏电流可以通过产生输入偏置电流而降低精度放大器4的性能。
低输入偏置电流是精密放大器的重要指标，诸如用于高性能仪器和/或运算放大器。例如，实现低输入偏置电流(诸如，亚nA的输入偏置电流)已成为商业精密放大器产品的基准性能的目标。
然而，用于在IC的输入接口的过压应力保护的保护设备会影响到放大器的输入偏置电流。例如，该保护设备可以引入能够有助于放大器的输入偏置电流的附加导通通路。例如，保护设备的反向偏压阻断结可以产生漏电流，其可以随温度呈指数增加。例如，保护设备的标称反向偏置阻挡结的漏电流可以每10℃的温度上升大约两倍，并能成为放大器的输入偏置电流在高温下的主要来源，诸如100℃或以上的温度。
输入偏置电流与温度特性可以存在于包括过应力保护电路的各种各样的仪表和运算放大器产品中，诸如ESD保护设备。该保护设备可以限制放大器的最小可实现输入偏置电流。因此，即使当放大器否则经设计具有小的子nA输入偏置电流，保护设备的漏电流可降低放大器在高温下的输入偏置电流。
如本文中详细描述地保护设备3包括漏电流补偿电路5。另外，该保护设备3能够包括n阱和相邻n阱的p阱，和泄漏电流补偿电路5可以控制N阱的电压电平，以跟踪或改变p阱的电压电平，用于降低保护设备的漏电流。漏电流补偿电路5可以抑制泄漏电流的流入或流出所述保护设备3的第一端子，这反过来又可以提高精度放大器4的性能。例如，即使当在高温下操作时，精密放大器4可以操作低输入偏置电流。
虽然保护设备3在保护精密放大器的输入的上下文中示出，本文的教导适用于各种应用。例如，一个或多个保护设备可用于提供各种各样的IC的管脚或焊盘的保护，所述IC经指定以操作低输入泄漏电流，包括例如数据转换器、数据采集系统以及接收器接口。因此，虽然图1的集成电路10示出包括具有有源漏电流补偿的一个或多个保护设备的IC的一个例子，本文的教导适用于集成电路的其它配置。
图2A是根据一个实施例的具有有源漏电流补偿的保护设备的注释横截面。
图2A的所说明的保护设备30被制造在p型衬底(P-SUB)31，并包括n阱34、第一P阱33a和第二P阱33b、第一n型有源(N+)区域42a、第二N+区域42b、第三N+区域42c、第一p型有源(P+)区41a、第二P+区41b和第三P+区41c、第一端子21(V H)、第二终端22(VL)和漏电流补偿电路50。
如图2A所示，n阱34被定位在P-SUB 31，以及第一和第二p阱33a、33b定位在n阱34。如图2A所示，第一和第二p阱33a、33b彼此分开间隔开，使得n阱34的一部分是在第一和第二p阱33a、33b之间。第一N+区域42a处于n阱34。虽然第一N+区域42a被示出为位于第一和第二p阱33a、33b之间，第一N+区域42a可以位于其他位置。
第一P+区41a和第二N+区域42b被置于在第一p-阱33a中彼此相邻。另外，该第二P+区域41b和第三N+区域42c中被定位在第二P阱33b中彼此相邻。另外，第三P+区41c中被定位在P-SUB 31，以及可用于控制P-SUB 31的电压电平。
图2A中所示的横截面已被注解来显示保护设备30的某些结构，包括漏电流补偿电路50、第一端子21、第二端子22，以及有源区、接线端子和漏电流补偿电路50之间的电连接。虽然以示意形式注释，本领域的普通技术人员将理解，示出的电连接可以通过使用导体(诸如，金属化和通孔)制成，该漏电流补偿电路50可在P-SUB 31制造。例如，漏电流补偿电路50可以制造在P-SUB 31的一部分中，其在图2A的横截面不可见。
横截面也被注释，以显示与所说明的半导体阱和有源区相关的某些晶体管和电阻元件。例如，该保护设备30已经注释以包括PNP双极型晶体管61、NPN双极晶体管62、第一电阻器63和第二电阻器64。
NPN双极晶体管62包括与所述第三N+区域42c相关联的发射极，与第二p阱33b中相关联的基极，以及与n阱34相关联的收集器。另外，所述PNP双极型晶体管61包括与第一P阱33a相关联的发射器和与n阱34相关联的基极，以及与所述第二P阱33b中相关联的收集器。第一电阻器63与所述PNP双极型晶体管61的基极和第一P+区41a之间的第一P阱33a的良好抗性相关。此外，第二电阻64与NPN双极晶体管62的基极与所述第二P+区41b之间的第二P阱33b的良好抗性相关。
NPN双极晶体管62和PNP双极型晶体管61交叉耦合，NPN双极晶体管62的基极电连接到PNP双极晶体管61的集电极和，NPN双极晶体管62的集电极电连接到PNP双极型晶体管61。NPN双极晶体管62和PNP双极型晶体管61的基极作为硅控整流器(SCR)设备。
在图示的配置中，第一P+区41a和第二N+区域42b被电连接到第一端子21，第二P+区41b和第三N+区域42c被电连接到第二端子22。另外，第三P+区41c电连接到第一电压V1，这是例如低功率或接地电源。在特定的配置中，第二端子22也电连接到第一电压V1。
漏电流补偿电路50包括电连接到第一端子21的输入和电连接到第一N+区域42a的输出。漏电流补偿电路50基于第一端子21的电压电平控制n阱34的电压电平，从而降低了n阱34和第一P阱33a之间的电压差，以抑制漏电流流入或流出所述第一端子21。
在图示的结构中，漏电流补偿电路50包括缓冲器51、输入电阻器52和输出电阻53。输入电阻器52电连接在第一端子21和输入到缓冲器51之间，和输出电阻器53电连接在缓冲器51的输出和第一N+区域42a之间。
在某些配置中，从缓冲器51的输入到输出的电压增益可以是0.5和1.5之间，例如1。因此，缓冲器51可用于控制n阱34经由第一N+区域42a的电压电平至约等于第一端子21的电压电平。由于第一P阱33a经由第一P+区41a电连接到第一端子21，缓冲器51还控制n阱34的电压电平为大约等于第一P阱33a的电压电平。以这种方式，控制n阱34的的电压电平可以通过减少PNP双极型晶体管61的基极-发射极结的漏电流而降低流入或流出保护设备的第一端子的漏电流。
在一个实施例中，漏电流补偿电路50被配置为控制所述n阱34的电压电平，使得第一P阱33a和n阱34之间的电压差的大小小于700毫伏。使用漏电流补偿电路50来控制n阱34和第一p阱部33a之间的电压差为相对小的电平可以减少保护设备30的第一端子的漏电流。
输入电阻52可以保护缓冲器51在过应力事件期间避免损坏，诸如ESD事件，引起该第一和第二端子21、22之间的电压差改变。例如，输入电阻器52可以帮助防止在ESD事件期间电荷流入或流出缓冲器的输入。在一个实施例中，输入电阻器52具有选择为在10kΩ与100MΩ的范围内的电阻。虽然已经提供输入电阻器52的电阻值的一个例子，输入电阻器52可以具有其它的电阻值，例如与特定应用和/或制造过程相关联的电阻值。
输出电阻器53提供在缓冲器51的输出和所述n阱34之间的阻抗，以防止缓冲器51在过应力事件影响保护设备30的操作。例如，当图示的SCR设备响应于过应力事件激活时，输出电阻53限制电流从缓冲器的输出流进或流出n阱34，以防止缓冲器51干扰SCR设备的操作。输出电阻器53还提供缓冲器51的输出的二次过应变保护。
在一个实施例中，输出电阻器53具有选择为在10kΩ和100MΩ的范围内的电阻。虽然已经提供了电阻范围的一个例子，输出电阻器53可以具有其它电阻值，例如与特定应用和/或制造过程中相关联的电阻值。
虽然图示的实施例包括输入电阻52和输出电阻53，本文的教导也适用于省略输入电阻器52和/或输出电阻器53的配置。
第一端子21可以电连接到集成电路的输入节点，诸如信号管脚或垫。此外，即使当保护设备30在高温下工作时，漏电流补偿电路50可以减少或消除保护设备30的第一端子的漏电流。与此相反，当漏电流补偿电路50被省略时，保护设备的泄漏电流可以在高温下显着地提高。例如，当正常信令条件存在和保护设备在室温下工作时，n阱34和第一p阱部33a之间的连接处的漏电流可以相对较小，通常在pA的范围。然而，当漏电流补偿电路50不存在时，在相对高的温度(例如，温度高于100℃)，结的漏电流呈指数增加并且达到nA水平。漏电流可以是耦合到第一端子21的精密放大器的偏置电流的主要来源。
在一个实施例中，保护设备30的第一端子21的漏电流由下面的等式1给出，其中，β是PNP双极型晶体管61的电流增益，IS是PNP双极晶体管的饱和电流61，VBE是基极到发射极的PNP双极型晶体管61的电压，和VT是热电压。本领域的普通技术人员将理解：热电压VT可以等于kT/q，其中k是玻尔兹曼常数，T是温度，q是电子电荷的数量。
( 1 + 1 / β ) · I s · ( exp ( V B E V T ) - 1 ) 等式(1)
通过自举n阱34的电压电平约等于第一端子21的电压电平，该n阱34和第一p阱部33a之间的电压差可以相对较小，使得PNP双极晶体管61的基极-发射极结具有接近零的基极到发射极电压VBE，和传导可忽略不计的电流。
因此，漏电流补偿电路50可以向保护设备30提供漏电流补偿。漏电流补偿电路50以这种方式控制PNP双极型晶体管61时，PNP双极晶体管61类似该BVCES操作在低泄漏性能工作(发射极到集电极击穿电压与短路到发射极的基极)，而不是类似于BVCEO操作的性能(具有开基的发射极到集电极击穿电压)。
由此，n阱34和第一p阱34A之间的结的漏电流可以减少或消除，这反过来又抑制了漏电流流入或流出第一端子21。另外，其他结构的漏电流(诸如，NPN双极晶体管62的结)可以从缓冲器51的输出被供给。虽然保护设备30的整体静态功耗可无法减少，第一端子21的漏电流可以减小或消除。因此，敏感电子产品(诸如，精密放大器)可以电连接到第一端子21和没有由于泄漏电流流入或流出的保护设备30的第一端子21的性能降低地操作。在某些配置中，保护设备20保护到精密放大器的输入，以及即使在高温下，漏电流补偿电路50可用于实现分nA的输入偏置精度放大器的电流。
当保护设备30在OFF状态时，整个PNP双极型晶体管61的基极发射极结的偏置电压可以基于缓冲器51的输入偏移电压。例如，在某些配置中，n阱34和第一P阱33a之间的电压差可以约等于该缓冲器的输入偏移电压。在某些实施方式中，缓冲器51的典型输入偏移电压应小于热电压VT。例如，该输入失调电压(VOS)可以是几毫伏，并且因此保护设备的补偿漏电流可比没有泄漏补偿的类似保护小VOS/VT的因子。
为了提供进一步降低漏电流，缓冲器51的输入偏移电压可以修剪、切碎和/或自动调零。减少缓冲器的输入偏移电压可通过降低n阱34和第一p阱部33a之间的电压差而减小保护设备的漏电流，从而减少与PNP双极型晶体管61的基极发射极结相关联的泄漏电流。
图2B是根据另一实施例的具有有源漏电流补偿的保护设备的注释横截面。图2B的保护设备70类似于图2A的保护设备30，所不同的是，保护设备70已使用SOI工艺制造。
例如，图2B的保护设备70被制造在半导体层75。如图2B所示，半导体层75被定位在绝缘层72，从而被定位在支持衬底71。如熟练的技术人员理解地，致辞衬底71可对应于掺杂或未掺杂的衬底。此外，绝缘体层72可以以各种不同的方式(例如，通过使用掩埋氧化物(BOX)层)来实现。
保护设备70包括n阱74，第一P阱部73a，第二p阱73b，第一至第三N+区42a到42c、第一和第二P+区域41a、41b和第一和第二端子21、22，泄漏电流补偿电路50。以及n阱74位于半导体层75的第一和第二p阱部73a、73b之间。第一N+区域42a处于n阱74。另外，第一P+区41a和第二N+区域42b处于第一p阱73a，并且电连接到第一端子21。另外，该第二P+区域41b和第三N+区域42c在第二p阱73b，和电连接到第二终端22。漏电流补偿电路50包括电连接到所述第一端子的输入和电连接到第一N+区域42a的输出。
保护设备70的另外细节可以类似于之前所描述的那些。
图3A是根据另一实施例的具有有源漏电流补偿的保护设备的俯视图。图3B是沿着图3A的线3B-3B获取的图3A的保护设备80的注释横截面。
图3A-3B的所说明保护设备80被制造在p型衬底(P-SUB)81，并包括高电压n型阱(HVNW)84、第一高压p-型阱(HVPW)部83a、第二HVPW 83b、第三HVPW 83c、第一P+区91a、第二P+区91b、N+区域92、N+区93的第一阵列、N+区94的第二阵列、浅n型阱(SHNW)87、n型埋层(NBL)89和隔离区88。
为清楚起见，只有HVNW 84、HVPW 83a-83c、P+区91a-91c和N+区92至94显示在图3A的顶视平面图。
如图3A所示，第一HVPW 83a被实现为在HVNW 84的第一岛状。另外，第二HVPW 83b被实现为在HVNW 84的第二岛，并从第一HVPW83a隔开。HVNW 84的中央部位于第一HVPW 83a和第二HVPW 83b之间，并当保护设备80被激活时作为电流通路。第三HVPW 83c围绕HVNW84的周边。
第一个P+区91a被定位在第一HVPW 83a，并且在本实施例中被实现为具有梳状。此外，N+区93的第一阵列被定位在邻近第一P+区91a的第一HVPW 83a，使得第一P+区91a的部分在第一阵列中相邻的成对的N+区域之间延伸。第二P+区91b中被定位在第二HVPW 83b，并且在本实施例中被实现为具有梳状。此外，N+区93的第二阵列位于第二HVPW83b，使得第二P+区的部分91b的第二阵列在相邻的成对的N+区域之间延伸。第一和第二P+区域91a、91b上被定向，使得第一P+区91a的延伸部分面向第二P+区91b的延伸部分。
以这种方式配置的保护设备80可用于增加保护设备80的前向保持和触发电压。虽然在第一和第二HVPW 83a、83b中主动区域的一个例子已经示出，其他结构是可能的。例如，在另一个实施例中，第一HVPW 83a包括在第一或彼此并排沿垂直方向延伸的第一P+区和第一N+区域，并且第二HVPW 83b包括在彼此并排垂直方向延伸的第二P+区和一第二N+区域。
第三HVPW 83c被实现为环，其围绕并邻接HVNW 84。另外，第三P+区91c被定位在第三HVPW 83c中，并且第三HVPW 83c作为保护设备的保护环操作。当片上集成时，保护环80可抑制或消除形成在保护设备80和周围的半导体组件之间的非故意寄生路径。在图示的配置中，保护环被电连接到第一电压V1，其可以例如是地线或电源线低电源电压。虽然图3A-3B示出第三HVPW 83c作为邻接HVNW 84，在其它配置中，第三HVPW 83c从HVNW 84间隔开，以区域增加为代价提高闭锁免疫力。
在图示的实施例中，SHNW 87被定位在第一和第二HVPW 83a、83b间的HVNW 84的中心部分。此外，NBL层89被定位在HVNW 84、第一HVPW 83a和第二HVPW 83b的下方。NBL层89从P-SUB 81电隔离第一HVPW 83a和第二HVPW 83b，由此允许第一和第二HVPW 83a、83b在从P-SUB 81的不同电势操作。如本文所用，并通过本领域技术人员所理解的，术语“n型埋层”是指任何合适的n型隔离层或结构，包括例如在掩埋n±层的技术或在深n阱技术中使用的。
如图3B所示，N+区域92被定位在HVNW 84，并且通过金属化电连接到漏电流补偿电路50的输出。漏电流补偿电路50控制HVNW 84的电压电平和NBL层89，以跟踪或更改第一端子21的电压电平。以这种方式配置保护设备80可以提供有源补偿，其降低或消除漏电流流入或流出所述第一端子21，从而可以防止保护设备80干扰也电连接到第一端子21的其他电路的操作。
尽管图3B示出其中保护设备80直接在P-SUB 81制造的实施例，其它配置是可能的。例如，在另一实施例中，保护设备80使用SOI工艺制造，和NBL层89被省略，有助于使用绝缘层从支撑基片分离HVNW 84和HVPW 81a-81c。在又一个实施例中，保护设备80被制造在p型外延(P-EPI)层。例如，P-EPI层可以被布置在掺杂或未掺杂的支撑基板，和保护设备80可以在P外延层来制造。在特定的配置中，支撑基底被注入NBL层89，并且P-EPI层使用外延生长工艺生长在载体基板和NBL层89。此外，HVNW 84、HVPW 83a-83c以及SHNW 87可以植入在P-EPI层。此外，隔离区88可以形成在P-EPI层的表面上，和N+区和P+区可以植入在相应的阱区中。
尽管未示出在图3A-3B为清楚起见，P-SUB 81还可以包括在其中形成的其它装置或结构。
在图示的配置中，第一HVPW 83a和第二HVPW 83b在第一或垂直方向延伸或上伸长。此外，当激活时，该保护设备80的电流在第二或水平方向上。
该N+区域92包括第一环结构，其包围第一HVPW 83a的周边和第二环结构，所述第二环结构包围第二HVPW 83b的周边。以这种方式配置N+区域92可以提供HVNW 84的电压电平的鲁棒控制，这可以帮助漏电流补偿电路50相对于第一端子21的电压电平控制HVNW 84的电压电平。
所说明的阻断电压装置80包括隔离区88。形成隔离区88可涉及在P-SUB 81刻蚀出沟槽，用电介质填充沟槽(诸如，二氧化硅(SiO2))，并使用任何合适的方法(诸如，化学机械平坦化)除去过量的电介质。
在图3B中所示的横截面已被注解来显示保护设备80的某些结构，包括漏电流补偿电路50、第一端子21、第二终端22，和有源区之间的电连接、接线端子和漏电流补偿电路50。虽然以示意形式注释，本领域的普通技术人员将理解，示出的电连接可以通过使用金属化和通孔制备，并且该漏电流补偿电路50可在P-SUB 81中制造。例如，漏电流补偿电路50可以制造在P-SUB 81的一部分，在图3B的横截面不可见。
横截面也被注释，以显示与所说明的半导体阱和有源区相关的某些晶体管和电阻元件。例如，该保护设备80已经被注释为包括双向PNP双极晶体管100、第一NPN双极晶体管101、第二NPN双极晶体管102、第一PNP双极晶体管103、第二PNP双极型晶体管104、第一电阻105和第二电阻器106。
双向PNP双极晶体管100包括与第一HVPW 83a相关联的发射极/集电极，与HVNW 84相关联的基极，和与第二HVPW 83b相关联的集电极/发射极。第一NPN双极晶体管101包括与N+区93的第一阵列相关联的发射极，与第一HVPW 83a相关联的基极，以及与HVNW 84相关联的集电极。第二NPN双极晶体管103包括与所述第二n+区94相关联的发射器、与第二HVPW 83b相关联的基极，以及与HVNW 84相关联的收集器。第一PNP双极晶体管103包括与第一HVPW 83a相关联的发射极、与HVNW 84相关联的基极，和与第三HVPW 83c相关联的集电极。第二PNP双极晶体管104包括与第二HVPW 83b相关联的发射极，与HVNW 84相关联的基极，以及与第三HVPW 83c相关联的集电极。第一电阻器105与第一HVPW 83a的阱电阻相关联，以及第二电阻器106与第二HVPW 83b的良好抗性相关。
双向PNP双极晶体管100双向运行，以及发射极/集电极和集电极/发射极作为发射极和集电极的操作可以取决于第一和第二端子21、22的电压条件。例如，当过应力事件使第一端子21的电压电平大于第二终端的电压电平，双向PNP双极晶体管100的发射极/集电极用作发射极，和双向PNP双极型晶体管100的发射极/集电极用作集电极。相反，当过应力事件使得第一端子21的电压电平小于第二终端22的电压电平，双向PNP双极晶体管100的发射器/收集器用作集电极，和双向PNP双极晶体管100的集电极/发射极用作发射极。
当具有正极性过应力事件使得第一端子21的电压电平大于所述第二端子22的电压电平时，双向PNP双极晶体管100可以操作第二NPN型双极晶体管102，作为提供前向过应力保护的第一SCR操作设备。此外，当负极性过应力事件使得第一端子21的电压电平为小于第二端子22的电压电平时，双向PNP双极晶体管100可以操作第一NPN型双极晶体管101，作为提供反过应力保护的第二SCR设备。以这种方式，保护设备80提供双向保护。
然而，在正常操作条件或信号电平期间，保护设备80应关闭，而不是进行。
如图3B所示，漏电流补偿电路50控制HVNW 84和第一HVPW 83a之间的电压差，并且因此也控制PNP型双向双极晶体管的发射极/集电极和基极之间的电压差100。因此，在所示的实施例中，漏电流补偿电路50断开PNP型双向双极晶体管100的发射极/集电极和基极之间的交界处，以抑制保护设备的第一端子的漏电流。
附图3A、3B的保护设备80对应于图1中所示的保护设备3的另一实施例。例如，第一端子21可电连接到输入节点1，并且第二端子22可电连接到电源节点2。然而，保护设备80可用于集成电路的其它配置中。
在图3A-3B中，保护设备80是围绕HVNW 84的中心对称的。然而，本领域普通技术人员将理解，本文的教导也适用于非对称设备。例如，不对称的结构可通过以非对称配置设置孔、有源区和/或其它器件的结构来提供。
保护设备80的另外细节可以类似于之前所描述的那些。
图4是与根据另一实施例的有源漏电流补偿的保护设备的俯视图。图4的保护设备110类似于图3A-3B的保护设备80，除了图4的保护设备110还包括第四HVPW 83d、第五HVPW 83e、第四P+区91d、第五P+区域91e、N+区域95的第三阵列和N+区域96的第四阵列。
图4的保护设备110具有沿着线的横截面111-111，它类似于图3B中示出的保护设备80的横截面。
虽然未示出在图4中，第一P+区91a、N+区93的第一阵列、第四P+区91D和N+区域的第三阵列95可以电连接到保护设备的第一端子110(例如，图3B的第一端子21)。另外，第二P+区域91b、N+区域94的第二阵列、第五P+区91e以及n+区96的第四阵列可电连接到保护设备110的第二端子(例如，图3B的第二端子22)。此外，保护设备110包括漏电流补偿电路(例如，图3B的漏电流补偿电路50)，其基于所述第一端子的电压电平控制N+区域92的电压电平。因此，HVNW 84的电压电平跟踪或改变第一和第四HVPW 83a，83d的电压电平的变化。
当第一端子被电连接到IC的接口的输入节点(诸如，输入信号管脚)，所述输入节点耦合到所述保护设备110的中心，它可以提高隔离。此外，保护设备的第二端子可以经由金属化电连接到电源节点(诸如，接地销)，从而可以从该装置的中心向边缘通过径向电流传导提供均匀和快速活化。示出的结构也能够促进执行有源漏电流补偿，因为N+区域92分布在整个保护设备110。
尽管所示的配置包括SCR设备的两个部分，本文的教导可应用于配置，其中保护设备包括更多的SCR设备的较少部分。例如，SCR设备的附加部分可加入并使用金属化电连接，以提供更高的电流处理能力。此外，这里的教导也适用于与配置SCR设备中的一个部分(例如，图3A的保护设备80)。
保护设备110的另外细节可以类似于之前所描述那些。
图5A是根据一个实施例的缓冲器200的电路图。缓冲器200包括第一n型金属氧化物半导体(NMOS)晶体管201、第二NMOS晶体管202、第一电流源203和第二电流源204。缓冲器200还包括输入端IN和输出端OUT。
如图5A所示，第一NMOS晶体管201的栅极电连接到输入端IN，和第一NMOS晶体管201的漏极电连接到第二电压V2，其可以例如是大功率的电源电压。第一电流源203包括电连接到第一和第二NMOS晶体管201、202的源极的第一端子，和电连接到第一电压V1的第二端子，其可以例如是接地或电源低电源电压。第二电流源204包括电连接到第二电压V2的第一端子，并电连接到输出OUT和漏极和第二NMOS晶体管202的栅极的第二端子。
该缓冲器200可以操作来基于所述输入IN的电压电平控制输出OUTPUT的电压电平。例如，第一和第二NMOS晶体管51、52的源极的电压电平可以跟踪或更改输入端IN的电压电平。例如，在稳定状态，第一和第二NMOS晶体管201、202的栅极到源极电压(VGS)可以大约彼此相等，输出OUT的电压电平可以大约等于输入。
图5A所述的缓冲器200示出了图2A，2B和3B所示缓冲器51的示例实施例。然而，图2A，2B和3B的缓冲器51可以以各种各样的方式来实现。
图5B是根据另一实施例的缓冲器210的电路图。图5B的缓冲器210类似于图5A的缓冲器200，不同的是缓冲210还包括第三NMOS晶体管205和第四NMOS晶体管206。
如图5B所示，第三NMOS晶体管205被布置成与所述第一NMOS晶体管201共源共栅。例如，所述第三NMOS晶体管205包括电连接到第一NMOS晶体管201的漏极的源极，电连接到偏置电压VBIAS的栅极，和电连接到第二电压V2的漏极。此外，第四NMOS晶体管206被布置成与第二NMOS晶体管202共源共栅。特别地，第四NMOS晶体管206包括电连接到第二NMOS晶体管202的漏极的源极，电连接到所述偏置电压VBIAS的栅极，电连接到第二电流源204的第二端子的漏极。
包括第三和第四NMOS晶体管205、206可以通过在操作期间增强第一和第二NMOS晶体管201、202的栅极-源极电压(VGS)匹配而相对于图5A的缓冲电路200提高图5B的缓冲器电路210的性能。例如，包括第三和第四NMOS晶体管205、206可以限制沟道长度调制的影响或影响缓冲的精度的其他晶体管的非理想性。
图5B的缓冲器210示出图2A，2B和3B中所示的缓冲器51的另一示例性实施方式。然而，图2A、2B和3B的缓冲器51可以以各种各样的方式来实现。
图5C是根据另一实施例的缓冲器220的电路图。缓冲器220包括反相输入端、非反相输入端和输出端的放大器221。缓冲器200还包括输入端IN和输出端OUT。
如图5C所示，输入IN电连接到放大器221的非反相输入端，和输出OUT电连接到放大器221的输出。另外，放大器的输出电连接到放大器的反相输入，因此，放大器221工作在负反馈。虽然在图5C中未示出，放大器221可以在从放大器输出到反相输入端的反馈路径中包括反馈电路(诸如，电阻和/或电容器)，以提供所需的反馈和/或保持稳定。
图5C的缓冲器220示出图2A、2B和3B中所示的缓冲器51的另一示例性实施方式。然而，图2A、2B和3B的缓冲器51可以以各种各样的方式来实现。
图5D是根据另一实施例的缓冲器230的电路图。缓冲器230包括第一p型金属氧化物半导体(PMOS)晶体管231、第二PMOS晶体管232、第一电流源233和第二电流源234。缓冲器230还包括输入端IN和输出端OUT。
图5D的缓冲器230类似于图5A的缓冲器200，除了缓冲器230示出了使用PMOS晶体管而非NMOS晶体管来实现的结构。本领域的普通技术人员将理解，本文的缓冲器可使用多种类型的晶体管实现，包括例如NMOS晶体管、PMOS晶体管、NPN双极晶体管、PNP双极型晶体管或它们的组合。
如图5D所示，第一PMOS晶体管231的栅极电连接到输入端IN，以及第一PMOS晶体管231的漏极电连接到第一电压V1。第一电流源233包括电连接到第一和第二PMOS晶体管231、232的源的第一端子，和电连接到第二电压V2的第二端子。第二电流源234包括电连接到第一电压V1的第一端子，和电连接到输出OUT和第二PMOS晶体管232的漏极和栅极的第二端。
图5D所述的缓冲器230示出图2A、2B和3B中所示的缓冲器51的另一示例性实施方式。然而，图2A、2B和3B的缓冲器51可以以各种各样的方式来实现。
图5E是根据另一实施例的缓冲器240的电路图。图5E的缓存器240类似于图5D的缓冲器230，除了缓冲器240还包括第三PMOS晶体管235和第四PMOS晶体管236。
如图5E所示，在第三PMOS晶体管235被布置在与第一PMOS晶体管231共源共栅。例如，所述第三PMOS晶体管235包括电连接到第一PMOS晶体管231的漏极的源极，电连接到偏置电压VBIAS的栅极，和电连接到第一电压V1的漏极。此外，第四PMOS晶体管236被布置在与第二PMOS晶体管232共源共栅。特定地，第四PMOS晶体管236包括电连接到第二PMOS晶体管232的漏极的源极，电连接到所述偏置电压VBIAS的栅极，电连接到第二电流源234的第二端子的漏极。
图5E的缓存器240示出图2A，2B和3B中所示的缓冲器51的另一示例性实施方式。然而，图2A、2B和3B的缓冲器51可以以各种各样的方式来实现。
图5F是根据另一实施例的缓冲器250的电路图。图5F的缓冲器250包括微调电路251、斩波电路252和自动调零电路253。缓冲器250还包括输入端IN和输出端OUT。
包括至少一个微调电路251、斩波电路252或自动调零电路253可以减少缓冲器250的输入偏移电压。当缓冲器250用在补偿电路的泄漏电流，以减少n阱的电压差(例如，图2A的n阱34)和AP阱(例如，图2A的第一p阱33a)，补偿后的电压差可以约等于该缓冲器的输入偏移电压。因此，包括电路以降低缓冲器的输入偏移电压可以通过降低n阱和p阱之间的电压差而改进补偿后的性能。
虽然图5F示出缓冲器250包括微调电路251、斩波电路252和自动调零电路253，一个或多个电路可以被省略。例如，本文的教导也适用于仅包括微调电路251、仅斩波电路252或仅自动调零电路253的缓冲器。
图5F的缓冲器250示出在图2A、2B和3B中所示的缓冲器51的另一示例实施方式。然而，图2A、2B和3B的缓冲器51可以以各种各样的方式来实现。
虽然某些实施例中被示出在p型半导体衬底的情况下，这里描述的原理和优点也适用于其中掺杂极性反转的n型配置。例如，n型衬底可以被提供，而不是p型衬底，和相对的掺杂类型的阱和有源区可以在n型衬底来提供。此外，在此描述的实现可以适用于未掺杂的衬底，例如在某些SOI技术中所使用的衬底。
应用
采用上述方案的设备可以被实现为各种高性能的电子设备和接口应用，诸如与精度扩增有关的接口。电子设备的示例可以包括(但不限于)消费电子产品、消费者电子产品、电子测试设备、高鲁棒性工业设备、车设备等。消费电子产品可包括(但不限于)：汽车、发动机控制单元、车辆发动机管理控制器、变速器控制器、安全带控制器、防抱死制动系统控制器等。此外，电子设备可以包括未完成的产品，包括那些用于工业和汽车应用程序。
前面的描述和权利要求中可以指元件或特征为被“连接”或者“耦合”一起。如本文所用，除非另外明确说明，否则，“连接”意思是一个元件/特征被直接或间接地连接到另一元件/特征，并且不一定是机械连接。同样地，除非明确声明，否则“耦合”的意思是一个元件/特征直接或间接地耦合到另一个元件/特征，并且不一定是机械连接。因此，尽管在图中所示的各种原理图描绘元件和部件的组件示例布置，附加中间元件、设备、特征或可以存在于实际的实施例中(假设所描绘的电路的功能性没有不利影响)。
尽管本发明已经在某些实施例中，其他实施例对本领域技术人员是显而易见的，包括不提供本文所阐述的所有特征和优点的实施例进行了描述，也在本发明的范围之内。此外，上述的各种实施方式可被组合以提供进一步的实施方式。此外，在一个实施例的上下文中所示的某些特征也可以合并到其他实施例中。因此，本发明的范围仅通过参考所附权利要求限定。

Claims (22)

1.一种集成电路，包括：
输入节点；和
保护设备，包括：
电连接到所述输入节点的第一端子；
电连接到第一端子的半导体的第一阱；
邻近第一阱的半导体的第二阱，其中，所述第二阱具有相反于第一阱的导电类型；和
漏电流补偿电路，配置成基于所述第一端子的电压电平控制所述第二阱的电压电平，以抑制所述保护设备的第一端子的漏电流。
2.如权利要求1所述的集成电路，进一步包括精密放大器，包括电连接到集成电路的输入节点和与保护设备的第一端子的第一输入。
3.如权利要求1所述的集成电路，其中，半导体的第一阱包括第一p型阱，以及其中半导体的第二阱包括n型阱。
4.如权利要求3所述的集成电路，其中，n型阱和第一P型阱之间的结包括PNP双极型晶体管的基极-发射极，其中，所述漏电流补偿电路通过控制跨越基极-发射极结的电压而抑制保护设备的第一端子的漏电流。
5.如权利要求4所述的集成电路，其中，所述漏电流补偿电路控制所述n阱和第一p型阱之间的电压差为小于700毫伏。
6.如权利要求3所述的集成电路，其中，所述保护设备进一步包括：
n型阱中的第一n型有源区，其中，所述第一n型有源区电连接到漏电流补偿电路的输出；和
第一p型阱中的第一p型有源区，其中，所述第一p型有源区电连接到第一端子以及漏电流补偿电路的输入。
7.如权利要求6所述的集成电路，其中，实施漏电流补偿电路包括缓冲器电路，电连接在漏电流补偿电路的输入端和漏电流补偿电路的输出端之间。
8.如权利要求7所述的集成电路，进一步包括输入电阻器，电连接在缓冲器的输入和所述第一端子之间，其中所述输入电阻器具有在10kΩ和100MΩ的范围的电阻。
9.如权利要求7所述的集成电路，还包括一个输出电阻的缓冲器的输出和第一n型有源区之间电连接，其中输出电阻器具有在10kΩ和100MΩ的范围的电阻。
10.如权利要求7所述的集成电路，其中，缓冲电路包括微调电路、斩波电路或自动调零电路的至少一个，以补偿在缓冲电路的输入偏移电压。
11.如权利要求6所述的集成电路，其中，所述保护设备进一步包括：
第二p型阱，其中该n型阱的至少一部分定位在第一P型阱和第二p型阱之间。
12.如权利要求11所述的集成电路，其中，所述保护设备进一步包括：
第二端子；和
在第二p型阱中的第二p型有源区，其中，所述第二p型有源区电连接到的第二端子。
13.如权利要求12所述的集成电路，其中，所述第二端子电连接到集成电路的供给节点。
14.如权利要求12所述的集成电路，其中，所述保护设备进一步包括：
在第一p型阱中的第二n型有源区，其中，所述第二n型有源区电连接到第一端子；和
在第二p型阱中的第三n型有源区，其中，所述第三n型有源区电连接到第二端子。
15.如权利要求12所述的集成电路，进一步包括：
所述第一p型阱、第二p型阱和n型阱下方的绝缘体层；和
绝缘层之下的支撑衬底。
16.如权利要求12所述的集成电路，其中，第一p型阱被实现为n型阱中的第一岛，并且其中所述第二p型阱被实现为n型阱子的第二岛。
17.如权利要求16所述的集成电路，其中，所述保护设备还包括包围n型阱的周边的第三p型阱。
18.如权利要求16所述的集成电路，其中所述保护设备还包括第一p型阱、第二p型阱和n阱下方的n型掩埋层。
19.一种电过载保护的方法，该方法包括：
使用保护设备避免集成电路的输入节点的过应力事件，保护设备包括电连接到所述输入节点的第一端子，电连接到第一端子的半导体的第一阱，和相邻第一阱的半导体并具有相反于第一阱的导电类型的第二阱；和
使用的漏电流补偿电路，通过基于所述第一端子的电压电平控制第二阱的电压电平，抑制保护设备的第一端子的漏电流。
20.如权利要求19所述的方法，进一步包括：使用的漏电流补偿电路的缓冲器，通过缓冲所述第一端子的电压电平而控制第二阱的电压电平。
21.如权利要求19所述的方法，进一步包括：
接收所述输入节点上的输入信号；
使用高精度放大器扩增所述输入信号；和
使用漏电流补偿电路，抑制保护设备生成精度放大器的输入偏置电流。
22.一种集成电路，包括：
输入节点；和
保护设备，包括：
电连接到所述输入节点的第一端子；
电连接到第一端子的半导体的第一阱；
邻近第一阱的半导体的第二阱，其中，所述第二阱的导电类型相反于第一阱；和
装置，用于通过基于所述第一端子的电压电平控制第二阱的电压电平而抑制该保护设备的第一端子的漏电流。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9929142B2 (en) 2015-03-04 2018-03-27 Analog Devices, Inc. Apparatus and methods for overvoltage switches with active leakage current compensation
CN109494247A (zh) * 2018-12-17 2019-03-19 无锡麟力科技有限公司 低功耗高可靠性的双向夹层隔离阱
CN117498288A (zh) * 2023-11-16 2024-02-02 安徽曦合微电子有限公司 电压稳定电路和芯片

Families Citing this family (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10068894B2 (en) 2015-01-12 2018-09-04 Analog Devices, Inc. Low leakage bidirectional clamps and methods of forming the same
US9362266B1 (en) * 2015-03-13 2016-06-07 Taiwan Semiconductor Manufacturing Company Limited Electrostatic discharge protection device for differential signal devices
US10158029B2 (en) 2016-02-23 2018-12-18 Analog Devices, Inc. Apparatus and methods for robust overstress protection in compound semiconductor circuit applications
US10199369B2 (en) 2016-03-04 2019-02-05 Analog Devices, Inc. Apparatus and methods for actively-controlled transient overstress protection with false condition shutdown
US10439024B2 (en) * 2016-06-13 2019-10-08 Texas Instruments Incorporated Integrated circuit with triple guard wall pocket isolation
US10177566B2 (en) 2016-06-21 2019-01-08 Analog Devices, Inc. Apparatus and methods for actively-controlled trigger and latch release thyristor
US10734806B2 (en) 2016-07-21 2020-08-04 Analog Devices, Inc. High voltage clamps with transient activation and activation release control
US10861845B2 (en) 2016-12-06 2020-12-08 Analog Devices, Inc. Active interface resistance modulation switch
US10319714B2 (en) 2017-01-24 2019-06-11 Analog Devices, Inc. Drain-extended metal-oxide-semiconductor bipolar switch for electrical overstress protection
US10404059B2 (en) 2017-02-09 2019-09-03 Analog Devices, Inc. Distributed switches to suppress transient electrical overstress-induced latch-up
US20180308836A1 (en) * 2017-04-24 2018-10-25 Macronix International Co., Ltd. Electrostatic discharge protection device and method for electrostatic discharge
US10249609B2 (en) 2017-08-10 2019-04-02 Analog Devices, Inc. Apparatuses for communication systems transceiver interfaces
US10608431B2 (en) 2017-10-26 2020-03-31 Analog Devices, Inc. Silicon controlled rectifier dynamic triggering and shutdown via control signal amplification
US10581423B1 (en) 2018-08-17 2020-03-03 Analog Devices Global Unlimited Company Fault tolerant low leakage switch
US10468513B1 (en) * 2018-08-30 2019-11-05 Amazing Microelectronic Corp. Bidirectional silicon-controlled rectifier
US10700056B2 (en) 2018-09-07 2020-06-30 Analog Devices, Inc. Apparatus for automotive and communication systems transceiver interfaces
US11387648B2 (en) 2019-01-10 2022-07-12 Analog Devices International Unlimited Company Electrical overstress protection with low leakage current for high voltage tolerant high speed interfaces
US11196411B2 (en) 2019-02-07 2021-12-07 Nxp Usa, Inc. Protection circuit
US11063564B2 (en) 2019-02-15 2021-07-13 Semiconductor Components Industries, Llc Bidirectional leakage compensation circuits for use in integrated circuits and method therefor
US11004849B2 (en) 2019-03-06 2021-05-11 Analog Devices, Inc. Distributed electrical overstress protection for large density and high data rate communication applications
FR3094838B1 (fr) * 2019-04-05 2022-09-16 St Microelectronics Tours Sas Dispositif de protection contre des décharges électrostatiques
FR3094837B1 (fr) * 2019-04-05 2022-09-09 St Microelectronics Tours Sas Dispositif de protection contre des décharges électrostatiques
US11469717B2 (en) 2019-05-03 2022-10-11 Analog Devices International Unlimited Company Microwave amplifiers tolerant to electrical overstress
US11342323B2 (en) 2019-05-30 2022-05-24 Analog Devices, Inc. High voltage tolerant circuit architecture for applications subject to electrical overstress fault conditions
US11362203B2 (en) 2019-09-26 2022-06-14 Analog Devices, Inc. Electrical overstress protection for electronic systems subject to electromagnetic compatibility fault conditions
US11552190B2 (en) 2019-12-12 2023-01-10 Analog Devices International Unlimited Company High voltage double-diffused metal oxide semiconductor transistor with isolated parasitic bipolar junction transistor region
US11595036B2 (en) 2020-04-30 2023-02-28 Analog Devices, Inc. FinFET thyristors for protecting high-speed communication interfaces
KR20220052395A (ko) * 2020-10-20 2022-04-28 삼성전자주식회사 집적 회로 및 이를 포함하는 반도체 장치

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080013237A1 (en) * 2006-06-30 2008-01-17 Benjamin Moadel Over voltage protection circuit for gfci devices
US20120049934A1 (en) * 2010-08-30 2012-03-01 Analog Devices, Inc. Low-leakage diodes and methods of forming the same
US8467162B2 (en) * 2010-12-30 2013-06-18 United Microelectronics Corp. ESD protection circuit and ESD protection device thereof

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4288694A (en) 1977-11-02 1981-09-08 Motorola, Inc. High-impedance IGFET input circuit suitable for smoke detector I.C.
US5436578A (en) 1993-07-14 1995-07-25 Hewlett-Packard Corporation CMOS output pad driver with variable drive currents ESD protection and improved leakage current behavior
US5563757A (en) 1995-02-27 1996-10-08 Texas Instruments Incorporated Low leakage ESD network for protecting semiconductor devices and method of construction
KR100496362B1 (ko) 1995-07-11 2006-05-02 텍사스 인스트루먼츠 인코포레이티드 기판트리거된래터럴npn을이용한집적esd보호회로
US6671153B1 (en) 2000-09-11 2003-12-30 Taiwan Semiconductor Manufacturing Company Low-leakage diode string for use in the power-rail ESD clamp circuits
IL162449A (en) 2004-06-10 2010-05-17 Bromine Compounds Ltd Fire retardant formulations and styrene polymer compositions containing them
US20080029782A1 (en) 2006-08-04 2008-02-07 Texas Instruments, Inc. Integrated ESD protection device
US8686470B2 (en) 2011-01-07 2014-04-01 Nxp, B.V. ESD protection circuit
US8466489B2 (en) 2011-02-04 2013-06-18 Analog Devices, Inc. Apparatus and method for transient electrical overstress protection
US8680620B2 (en) 2011-08-04 2014-03-25 Analog Devices, Inc. Bi-directional blocking voltage protection devices and methods of forming the same
TWI435439B (zh) 2011-09-07 2014-04-21 Univ Nat Sun Yat Sen 靜電放電保護電路
US8610251B1 (en) 2012-06-01 2013-12-17 Analog Devices, Inc. Low voltage protection devices for precision transceivers and methods of forming the same
DE102012014860A1 (de) 2012-07-26 2014-05-15 Infineon Technologies Ag ESD-Schutz
US8796729B2 (en) 2012-11-20 2014-08-05 Analog Devices, Inc. Junction-isolated blocking voltage devices with integrated protection structures and methods of forming the same
US9929142B2 (en) 2015-03-04 2018-03-27 Analog Devices, Inc. Apparatus and methods for overvoltage switches with active leakage current compensation

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080013237A1 (en) * 2006-06-30 2008-01-17 Benjamin Moadel Over voltage protection circuit for gfci devices
US20120049934A1 (en) * 2010-08-30 2012-03-01 Analog Devices, Inc. Low-leakage diodes and methods of forming the same
US8467162B2 (en) * 2010-12-30 2013-06-18 United Microelectronics Corp. ESD protection circuit and ESD protection device thereof

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9929142B2 (en) 2015-03-04 2018-03-27 Analog Devices, Inc. Apparatus and methods for overvoltage switches with active leakage current compensation
CN109494247A (zh) * 2018-12-17 2019-03-19 无锡麟力科技有限公司 低功耗高可靠性的双向夹层隔离阱
CN117498288A (zh) * 2023-11-16 2024-02-02 安徽曦合微电子有限公司 电压稳定电路和芯片

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Publication number Publication date
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US20160261110A1 (en) 2016-09-08

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