CN114244336A - 一种带超低漏电流补偿技术的模拟开关 - Google Patents

一种带超低漏电流补偿技术的模拟开关 Download PDF

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Abstract

一种带超低漏电流补偿技术的模拟开关，属于半导体集成电路领域。包括：模拟开关单元电路、电流采样单元电路、漏电流补偿单元电路1、漏电流补偿单元电路2。漏电流补偿单元电路1的漏电流补偿端与模拟开关单元电路的输入端连接，漏电流补偿单元电路2的漏电流补偿端与模拟开关单元电路的输出端连接，电流采样单元电路的采样电流输出端连接到漏电流补偿单元电路1的输入端和漏电流补偿单元电路2的输入端。通过漏电补偿技术使得传统CMOS互补模拟开关晶体管衬底到源漏端产生的PN结漏电流得到补偿，从而实现一种带超低漏电流补偿技术的模拟开关。广泛应用于高精度开关电路领域。

Description

一种带超低漏电流补偿技术的模拟开关
技术领域
本发明属于半导体集成电路领域，进一步来说涉及半导体模拟集成电路领域，具体来说，涉及一种带超低漏电流补偿技术的模拟开关。
背景技术
现有技术中的开关电路常采用互补开关电路：CMOS[Complementary Metal OxideSemiconductor:互补金属氧化物半导体]互补模拟开关，电路结构如图1所示，该结构由两部分构成，一个互补开关PMOS晶体管P1和一个互补NMOS晶体管N1。互补模拟开关中，P1、N1管的栅极控制信号5和6电位通常是互补反相信号，且栅极控制信号5和6电位的高低还决定了模拟开关的开启和关断。
该电路单元电位接法如图1所示，即，PMOS晶体管衬底4为N阱，一般情况下，该电位接到最高电位VDD上，NMOS晶体管衬底3为Psub，其电位始终接到最低电位VSS。在实际电路设计中，晶体管P1和晶体管N1的尺寸与其本身的漏电大小是不同的，虽然P1和N1管衬底到源漏端所产生的PN结漏电流极性相反，但不能完全抵消，模拟开关漏电流会影响信号输出端的信号保持精度，输出信号应用于信号采样电路时，过大的漏电流会使得输出信号的精度极大降低，从而影响采样电路的采样精度，因此如何解决互补模拟开关的漏电流这一问题亟待解决。
有鉴于此，特提出本发明。
发明内容
本发明的目的是：解决现有CMOS互补模拟开关漏电流过大，造成输出信号精度极大降低，影响采样电路采样精度的问题。
本发明的发明构思是：采用漏电流补偿电路，实现超低漏电流的模拟开关，提高输出信号保持精度。
为此，本发明提供一种带超低漏电流补偿技术的模拟开关，原理框图示意图如图2所示。
包括：模拟开关单元电路、电流采样单元电路、漏电流补偿单元电路1、漏电流补偿单元电路2。
其中，漏电流补偿单元电路1的漏电流补偿端与模拟开关单元电路的输入端连接，漏电流补偿单元电路2的漏电流补偿端与模拟开关单元电路的输出端连接，电流采样单元电路的采样电流输出端连接到漏电流补偿单元电路1的输入端和漏电流补偿单元电路2的输入端。
所述电流采样单元电路用于采样模拟开关单元电路产生的漏电流，所述漏电流补偿电路用于按比例漏电流采样电路的电流值并补偿模拟开关单元电路产生的漏电流。
如图1所示，所述模拟开关单元电路为CMOS互补模拟开关，由互补开关PMOS晶体管P1、互补开关NOMS晶体管N1组成。所述互补开关PMOS晶体管P1的源极和互补开关NMOS管N1的源极相连接,且作为模拟开关的模拟输入端1，所述互补开关PMOS晶体管P1的漏极与所述互补开关NMOS管N1的漏极相连接，且作为模拟开关的模拟输出端2，所述互补开关PMOS晶体管P1的栅极连接时钟控制信号CK1，所述互补开关NMOS管N1的栅极连接时钟控制信号CK2，所述互补开关PMOS晶体管P1的衬底接高电平VDD，所述互补开关开关NMOS晶体管N1的衬底接低电平VSS，图中电流IPS1为晶体管P1衬底到源端的PN结漏电流，图中电流INS1为晶体管N1源端到衬底的PN结漏电流，图中电流IPD1为晶体管P1衬底到漏端的PN结漏电流，图中电流IND1为晶体管N1漏端到衬底的PN结漏电流；
如图3所示，所述电流采样单元电路用于采样互补开关PMOS晶体管P1和互补开关NOMS晶体管N1产生的漏电流。包含电流采样PMOS晶体管P2和电流采样NMOS晶体管N2，所述电流采样PMOS晶体管P2的源极、漏极和栅极相连接，所述电流采样NMOS管N2的源极、漏极和栅极相连接，所述电流采样PMOS晶体管P2的源极、漏极和栅极所述电流采样NMOS管N2的源极、漏极和栅极相连接，所述电流采样PMOS晶体管P2的衬底接高电位VDD，所述电流采样NMOS晶体管N2的衬底接低电位VSS，图中电流IP2为晶体管P2衬底到源、漏端的PN结漏电流之和，图中电流IN2为晶体管N2源、漏端到衬底的PN结漏电流，P2、N2晶体管所采样的PN结漏电流之和IC(IC＝IP2+IN2)作为采样电流输出到采样电流输出端；
如图4所示，所述漏电流补偿电路包含源端漏电流补偿单元电路1和漏端漏电流补偿单元电路2，所述漏电流补偿单元电路1、漏电流补偿单元电路2分别用于按比例漏电流采样电路的电流值并补偿互补开关PMOS晶体管P1和互补开关NOMS晶体管N1衬底到源漏端产生的PN结漏电流。
所述的漏电流补偿单元电路1，包含PMOS晶体管P3和PMOS晶体管P4，所述PMOS晶体管P3和PMOS晶体管P4的源极和衬底接高电位，所述PMOS晶体管P3的漏极和栅极相接，所述PMOS晶体管P4的栅极与所述PMOS晶体管P3的栅极相接，所述PMOS晶体管P4的漏极与所述互补开关NMOS管N1的源极相连接；
如图5所示，所述的漏电流补偿单元电路2包含PMOS晶体管P3和PMOS晶体管P5，所述PMOS晶体管P3和PMOS晶体管P5的源极和衬底接高电位，所述PMOS晶体管P3的漏极和栅极相接，所述PMOS晶体管P5的栅极与所述PMOS晶体管P3的栅极相接，所述PMOS晶体管P5的漏极与所述互补开关NMOS管N1的源极相连接；
所述漏电流补偿电路1中所述PMOS晶体管P4的漏极与所述采样PMOS晶体管P2的栅极相接，所述漏电流补偿电路2中所述PMOS晶体管P5的漏极与所述采样PMOS晶体管P2的栅极相接。
本发明的有益效果在于：与传统互补CMOS模拟开关相比，本发明提供了一种带开关漏电流补偿技术的优化方法，通过采用电流采样和漏电流补偿电路，极大地降低了模拟开关的漏电流，提高了模拟信号传输信号的保持能力，并且避免了漏电流过大造成采样电路采样输出信号出现精度过低的问题。广泛应用于高精度开关电路技术领域。
附图说明
图1是现有模拟开关单元电路结构示意图。
图2是本发明模拟开关原理框图示意图。
图3是本发明模拟开关电流采样单元电路结构示意图。
图4是本发明模拟开关漏电流补偿单元电路结构示意图。
图5是本发明模拟开关电路结构示意图。
具体实施方式
结合图1-图5，对本发明的具体实施例详细如下：
如图1所示，该模拟开关采用PMOS和NMOS晶体管互补开关结构，包含互补开关PMOS晶体管P1和互补开关NMOS晶体管N1，P1的源端和N1的源端相连接且作为模拟开关的模拟输入端1，P1的漏端和N1的漏端相连接且作为模拟开关的模拟输出端2，P1的栅端接时钟控制信号CK1，N1的栅端接时钟控制信号CK2，CK1和CK2互为反相时钟信号，用于控制模拟开关的开启和关断，P1的衬底接最高电位VDD，N1的衬底接最低电位VSS，保证开关电路在整个动态传输范围内P1、N1源衬不会正向导通，保证动态信号的全范围传输。采用互补CMOS模拟开关的优势在于，通过调节P1和N1晶体管的尺寸，能够在模拟动态传输范围内保持一个相对平稳的低导通电阻，图中电流IPS1为晶体管P1衬底到源端的PN结漏电流，图中电流INS1为晶体管N1源端到衬底的PN结漏电流，图中电流IPD1为晶体管P1衬底到漏端的PN结漏电流，图中电流IND1为晶体管N1漏端到衬底的PN结漏电流。
如图2所示，本发明原理基于将电流采样电路所采样的衬底与源漏端间的PN结漏电流输出到漏电流补偿电路，按采样电流与模拟开关电路开关管衬底与源漏端间PN结漏电流的比例进行电流补偿，从而达到零漏电流补偿提高输出信号保持精度的设计目的。
如图3所示，该电流采样电路由电流采样PMOS晶体管P2和电流采样NMOS晶体管N2构成，P2晶体管的栅极、源极与漏极相连接，并与N2晶体管的栅极、源极与漏极连接，图中电流IP2为晶体管P2衬底到源、漏端的PN结漏电流之和，图中电流IN2为晶体管N2源、漏端到衬底的PN结漏电流，P2、N2晶体管所采样的PN结漏电流之和IC(IC＝IP2+IN2)作为采样电流输出到采样电流输出端。。
如图4所示，该电路由镜像PMOS晶体管P3和补偿PMOS晶体管P4构成，晶体管P3的栅极和漏极相接，并且与晶体管P4的栅极相连，采样电流IC经晶体管P3和晶体管P4按比例镜像为βIC到漏电流补偿端以达到漏电流补偿的目的。
镜像放大倍数β计算方式如下：
Figure BDA0003406389450000041
通过电流比例得到放大倍数β，从而可以得到漏电流补偿电路中P3和P4的晶体管尺寸比例，具体比例关系如下(式2中W为MOS晶体管的沟道宽度，L为MOS晶体管沟道长度)：
Figure BDA0003406389450000042
如图5所示，该电路由图3和图4所述电流采样单元电路和漏电流补偿单元电路与图1所述互补CMOS模拟开关单元电路构成。采样电流晶体管P2的衬底接到最高电位VDD，采样电流晶体管N2的衬底接到最低电位VSS，晶体管P3、P4和P5的衬底和源端均接到最高电位VDD，晶体管P2和电流采样NMOS晶体管N2构成，P2晶体管的栅极、源极与漏极相连接，并与N2晶体管的栅极、源极与漏极连接，P2、N2晶体管所采样的电流作为采样电流输出到采样电流输出端，即晶体管P3的漏极，P3的漏极和栅极相连接，且与P4、P5的栅极相接，通过P4、P5和P3晶体管的宽长比比例，将采样电流按比例镜像到P4、P5的漏端分别作为模拟开关的源端漏电流补偿和漏端漏电流补偿。该电路中，P1、P2、P3、P4、P5使用相同类型的PMOS晶体管，N1与N2采用相同NMOS晶体管。
通过采样电流单元电路采集P2、N2的衬底到源漏端的PN结漏电流之和与P1、N1衬底与源漏端间的PN结漏电流之和进行比较，得出比值β，然后通过漏电流补偿电路按同样比例补偿到模拟开关的源端和漏端，实现模拟开关的漏电流补偿，进而实现模拟开关的超低漏电。
最后说明的是，以上实施案例仅用于说明本发明的技术方案而非限制，尽管该实施案例已经对本发明进行了详细地描述，但本领域的技术人员应当理解，可以在结构上和细节上作出不同的改变，而不偏离本发明权利要求书所限定的范围。

Claims (7)

1.一种带超低漏电流补偿技术的模拟开关，其特征在于，包括：模拟开关单元电路、电流采样单元电路、漏电流补偿单元电路1、漏电流补偿单元电路2；
所述漏电流补偿单元电路1的漏电流补偿端与模拟开关单元电路的输入端连接，漏电流补偿单元电路2的漏电流补偿端与模拟开关单元电路的输出端连接，电流采样单元电路的采样电流输出端连接到漏电流补偿单元电路1的输入端和漏电流补偿单元电路2的输入端；
所述电流采样单元电路用于采样模拟开关单元电路产生的漏电流，所述漏电流补偿电路用于按比例漏电流采样电路的电流值并补偿模拟开关单元电路产生的漏电流。
2.如权利要求1所述的一种带超低漏电流补偿技术的模拟开关，其特征在于，所述模拟开关单元电路为CMOS互补模拟开关。
3.如权利要求2所述的一种带超低漏电流补偿技术的模拟开关，其特征在于，所述CMOS互补模拟开关由互补开关PMOS晶体管P1、互补开关NOMS晶体管N1组成；所述互补开关PMOS晶体管P1的源极和互补开关NMOS管N1的源极相连接,且作为模拟开关的模拟输入端1，所述互补开关PMOS晶体管P1的漏极与所述互补开关NMOS管N1的漏极相连接，且作为模拟开关的模拟输出端2，所述互补开关PMOS晶体管P1的栅极连接时钟控制信号CK1，所述互补开关NMOS管N1的栅极连接时钟控制信号CK2，所述互补开关PMOS晶体管P1的衬底接高电平VDD，所述互补开关NMOS晶体管N1的衬底接低电平VSS。
4.如权利要求2所述的一种带超低漏电流补偿技术的模拟开关，其特征在于，所述电流采样单元电路用于采样互补开关PMOS晶体管P1和互补开关NOMS晶体管N1产生的漏电流。包含电流采样PMOS晶体管P2和电流采样NMOS晶体管N2，所述电流采样PMOS晶体管P2的源极、漏极和栅极相连接，所述电流采样NMOS管N2的源极、漏极和栅极相连接，所述电流采样PMOS晶体管P2的源极、漏极和栅极所述电流采样NMOS管N2的源极、漏极和栅极相连接，所述电流采样PMOS晶体管P2的衬底接高电位VDD，所述电流采样NMOS晶体管N2的衬底接低电位VSS。
5.如权利要求2所述的一种带超低漏电流补偿技术的模拟开关，其特征在于，所述漏电流补偿单元电路1、漏电流补偿单元电路2分别用于按比例漏电流采样电路的电流值并补偿互补开关PMOS晶体管P1和互补开关NOMS晶体管N1衬底到源漏端产生的PN结漏电流；
所述漏电流补偿单元电路1包含PMOS晶体管P3和PMOS晶体管P4，所述PMOS晶体管P3和PMOS晶体管P4的源极和衬底接高电位，所述PMOS晶体管P3的漏极和栅极相接，所述PMOS晶体管P4的栅极与所述PMOS晶体管P3的栅极相接，所述PMOS晶体管P4的漏极与所述互补开关NMOS管N1的源极相连接；
所述漏电流补偿单元电路2包含PMOS晶体管P3和PMOS晶体管P5，所述PMOS晶体管P3和PMOS晶体管P5的源极和衬底接高电位，所述PMOS晶体管P3的漏极和栅极相接，所述PMOS晶体管P5的栅极与所述PMOS晶体管P3的栅极相接，所述PMOS晶体管P5的漏极与所述互补开关NMOS管N1的源极相连接；
所述漏电流补偿电路1中所述PMOS晶体管P4的漏极与所述采样PMOS晶体管P2的栅极相接，所述漏电流补偿电路2中所述PMOS晶体管P5的漏极与所述采样PMOS晶体管P2的栅极相接。
6.如权利要求2所述的一种带超低漏电流补偿技术的模拟开关，其特征在于，所述漏电流补偿单元电路1的镜像放大倍数β为：
Figure FDA0003406389440000021
7.如权利要求1所述的一种带超低漏电流补偿技术的模拟开关，其特征在于：
所述模拟开关单元电路包括晶体管P1、晶体管N1；
所述电流采样单元电路包括晶体管P2、晶体管N2；
所述漏电流补偿单元电路1包括晶体管P3、晶体管P4；
所述漏电流补偿单元电路2包括晶体管P3、晶体管P5；
所述P1、P2、P3、P4、P5为相同类型的PMOS晶体管，所述N1、N2为相同NMOS晶体管；
P1的源端和N1的源端相连接且作为模拟开关的模拟输入端1，P1的漏端和N1的漏端相连接且作为模拟开关的模拟输出端2，P1的栅端接时钟控制信号CK1，N1的栅端接时钟控制信号CK2，P1的衬底接最高电位VDD，N1的衬底接最低电位VSS；P2的衬底接到最高电位VDD，N2的衬底接到最低电位VSS，P3、P4和P5的衬底和源端均接到最高电位VDD，P2的栅极、源极与漏极相连接，并与N2的栅极、源极与漏极连接，P3的漏极和栅极相连接，且与P4、P5的栅极相接。
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