CN101764598A - 高速模拟开关 - Google Patents

Abstract

本发明公开了一种高速模拟开关，主要解决现有高速模拟开关器电路复杂问题。它由三个NMOS晶体管连接组成，第一晶体管的漏端(D1)接输入端，源端(S1)接输出端；第二晶体管的源端(S2)和体端(B2)接第一晶体管的体端(B1)，第二晶体管的漏端(D2)接第一晶体管的漏端(D1)并作为模拟开关的输入端，第三晶体管的漏端(D3)接第二晶体管的源端(S2)，第三晶体管的体端(B3)与源端(S3)相连并接地；第一晶体管的栅端(G1)与第二晶体管的栅端(G2)接同相控制时钟，第三晶体管的栅端(G3)接反相控制时钟，实现所述三个NMOS晶体管的有序导通与关断。本发明具有电路元件少，电路结构简单的优点，可用于中低速模数转换器的采样保持电路。

Description

高速模拟开关

技术领域

本发明属于集成电路技术领域，特别是一种高速模拟开关，主要用于采样保持电路。

背景技术

模数转换器作为当今通用集成电路的一大分支，在通信系统中扮演着重要的角色。而数字信号处理技术的迅速发展对模数转换器的速度、精度、功耗、成本等提出了更高的要求。作为传输模拟信号的模拟开关，直接影响着模数转换器采样电路的速度与精度，进而影响转换器最终的结果。单管开关由于具有一致性好、结构简单、面积小的特性，而被广泛采用。

现有的电路技术多是用电荷泵技术与多相时钟技术的结合，来满足模拟开关的性能要求。图1所示为一个由电荷泵与两相非重叠时钟构成的自举开关电路，它是当今实现模拟开关的主要实施方式之一。图中的开关S2为NMOS开关，S1与S3为PMOS开关，S4为CMOS开关。当时钟位于Φ1相时，开关S3与S4关断、S5导通，电源通过开关S1与S2对电容充电，结果使得电容上的电压约为一个电源电压VDD，主开关管MN4受Φ1控制而关断；当时钟位于Φ2相的时候，开关S1与S2关断，开关S3与S4导通，将输入信号与电容上的信号叠加形成栅极控制电压，来控制主开关管的导通。由于此时电容没有形成到地的直流通路，由电荷守恒可以知道，电容两端的电压差为一个常数，即稳态时，主开关管MN4的栅源电压差为一个常数，从而使得主开关的导通电阻在所有输入范围内几乎保持不变，以获得很高的线性性能。然而，这是以牺牲电路面积跟可靠性为代价的。为了减小开关的沟道电荷注入与时钟溃通等寄生效应对主开关管栅源电压的影响，电容不能取得太小，因而电路面积会增大很多；由于电荷泵必须对电容进行充放电，电路的动态功耗会随着电容的变大而增加；在栅控信号加在主开关上，并且主开关管导电沟道还未形成的时刻，栅极与衬底间的电压差为信号电压加上电容上的电压，这个电压会比电源电压高很多，从而有可能导致栅极氧化层的击穿，出现可靠性问题。可见，采用自举开关会增加电路复杂度，增大版图面积，消耗更多功率，最终导致成本上升，并且存在潜在的可靠性差的问题。

发明内容

本发明的目的在于避免电荷泵技术的不足，提供一种电路简单的高速模拟开关，以减少电路中的器件数目，使芯片在更小的面积下达到同等功能，降低成本，且避免对器件可靠性的影响。

为实现上述目的，本发明提供的高速模拟开关，包括第一NMOS晶体管MN1、第二NMOS晶体管MN2和第三NMOS晶体管MN3，该第一NMOS晶体管MN1的漏端D1接模拟输入电平，源端S1作为输出端；该第二NMOS晶体管MN2的源端S2与第二NMOS晶体管MN2的体端B2相连，并与第一NMOS晶体管MN1的体端B1相连，第二NMOS晶体管MN2的漏端D2与第一NMOS晶体管MN1的漏端D1相连作为模拟开关的输入端，第三NMOS晶体管MN3的漏端D3接第二NMOS晶体管MN2的源端S2，第三NMOS晶体管MN3的体端B3与第三NMOS晶体管MN3的源端S3相连并接地；

在两相非重叠时钟的控制下有选择的导通NMOS晶体管，将输入端模拟信号快速、低损地传输到输出端。

上述高速模拟开关，其中，所述的第一NMOS晶体管MN1的栅端G1与第二NMOS晶体管MN2的栅端G2与同相控制时钟CLK连接，第三NMOS晶体管MN3的栅端G3与反相控制时钟CLKB连接，以在使用两相非重叠时钟时，完成所述三个NMOS晶体管的有序导通与关断。

上述高速模拟开关，其中，第二NMOS晶体管MN2的尺寸小于第一NMOS晶体管MN1的尺寸，且制造工艺相同。

上述高速模拟开关，其中，第三NMOS晶体管MN3的源端S3与体端B3接地电平，为第一NMOS晶体管MN1在关断时提供体端B1的偏置，以减小噪声耦合。

上述高速模拟开关，其中，第二NMOS晶体管MN2与第一NMOS晶体管MN1位于同一个P阱中，以节省芯片面积。

上述高速模拟开关，其中，第二NMOS晶体管MN2与第一NMOS晶体管MN1分别位于两个不同的P阱中，以达到更高性能。

上述高速模拟开关，其中，同相控制时钟CLK与反相控制时钟CLKB的相位相差180度，当反相控制时钟CLKB控制第三NMOS晶体管MN3导通时，同相控制时钟CLK控制第二NMOS晶体管MN2与第一NMOS晶体管MN1截止；当反相控制时钟CLKB控制第三NMOS晶体管MN3截止时，同相控制时钟CLK控制第二NMOS晶体管MN2与第一NMOS晶体管MN1导通。包括三个NMOS晶体管。通过对它们的栅端进行控制，可以低损而快速的传输模拟电平。

相比于现有技术的高速模拟开关，本发明不需要复杂的电路结构，例如电荷泵、多相时钟，也不需要太大的版图实现面积，包括大的电容、大尺寸的NMOS或者PMOS晶体管，或者是对于版图内部匹配的要求，包括开关内部电路与布局布线的对称性，它仅仅使用了三个NMOS晶体管，并且其中两个是可以放在同一个P阱里边的，最大限度的减少了电路的器件数目，简化了电路设计，尤其是对版图设计的要求，缩小了集成电路芯片的有效面积，降低了生成成本，能更好的满足集成电路产业化生产的需要。

附图说明

图1为现有自举模拟开关的电路图；

图2为现有单个NMOS晶体管作为模拟开关的电路图；

图3为现有CMOS传输门作为模拟开关的电路图；

图4为本发明优选实施例的电路框图；

图5为图4所述高速模拟开关的核心电路原理图。

具体实施方式

为使本发明的目的、技术方案和优点表达得更加清楚明白，下面结合附图及具体实施例对本发明再作进一步详细的说明。

一.本发明所涉及的专业术语说明

PMOS：P-channel metal oxide semiconductor FET，P沟道金属氧化物半导体场效应晶体管；

NMOS：N-channel metal oxide semiconductor FET，N沟道金属氧化物半导体场效应晶体管。

二.本发明的原理与结构

参照图2，示出了NMOS晶体管单管作为模拟开关的情况。因为NMOS晶体管MN5的体端B5接至固定的地电位GND，那么其阈值电压可以表示为：

$V_{\mathrm{THN}}=V_{\mathrm{TH}0}+{\mathrm{\γ}}_{\mathrm{sub}}(\sqrt{2\left|{\mathrm{\Φ}}_f\right|+V_{\mathrm{SB}}}-\sqrt{2\left|{\mathrm{\Φ}}_f\right|})$

$=V_{\mathrm{TH}0}+{\mathrm{\γ}}_{\mathrm{sub}}(\sqrt{2\left|{\mathrm{\Φ}}_f\right|+V_{\mathrm{OUT}}}-\sqrt{2\left|{\mathrm{\Φ}}_f\right|})$

其中，V_TH0是NMOS晶体管的初始阈值电压，Φ_f是表面势，V_SB是衬底B5与源端S5之间的电位差，γ_sub是体效应因子。

可知，其阈值电压V_THN受到衬底与NMOS晶体管源端电位差V_SB的调制，因此会随着源端电位的变化而变化。对于传输较高模拟电平的情况，在初始情况下，其阈值等于初始阈值电压V_TH0，随着源端电位的不断升高，V_SB在不断升高，导致V_THN在不断的增加，从而降低开关的驱动能力，减慢工作速度。

参照图3，现有的CMOS模拟开关使用并联的NMOS晶体管与PMOS晶体管，分别在输入信号为高电位与低电位的时候起传导作用，而在其它时候则是同时传导电平。这种结构虽然在一定程度上减轻了驱动能力的变化，但其由于使用了与NMOS晶体管相对的PMOS晶体管，占用了较大的面积，导致了成本上升。

参照图4，本发明采用两相非重叠时钟来控制其栅极，以保证不存在从输入端到地的大电流。当同相控制时钟CLK为高的时候，即CLK为VDD时，模拟信号从A端传输到B端，或者从B端传到A端。当同相控制时钟CLK为低的时候，即CLK为GND时，信号则被开关阻断。

为了最大限度的减小开关所占用的面积，并保证相应的速度，本发明仅仅采用载流子迁移率较大的NMOS晶体管来构造模拟开关，以保证面积达到最小，实现低成本。由前面所述的V_THN公式可知，如果可以对V_SB进行调制，那么就可以对NMOS晶体管的阈值进行控制，通过适当的减低NMOS晶体管的阈值，就可以达到提升开关速度的作用。

基于此思路，本发明使用一个源端与体端相连的NMOS晶体管作为辅助管，对主开关NMOS晶体管的衬底电位进行调整。

参照图5，本高速模拟开关包括三个NMOS晶体管。所述第一NMOS晶体管MN1作为主开关管，其漏端D1接模拟输入电平，源端S1作为输出端；所述第二NMOS晶体管MN2作为辅助管，其源端S2与第二NMOS晶体管MN2的体端B2相连，并与第一NMOS晶体管MN1的体端B1相连，第二NMOS晶体管MN2的漏端D2与第一NMOS晶体管MN1的漏端D1相连作为模拟开关的输入端，第三NMOS晶体管MN3的漏端D3接第二NMOS晶体管MN2的源端S2，第三NMOS晶体管MN3的体端B3与第三NMOS晶体管MN3的源端S3接地电平，为第一NMOS晶体管MN1在关断时提供体端B1的偏置，以减小噪声耦合。第二NMOS晶体管MN2与第一NMOS晶体管MN1位于同一个P阱中，以节省芯片面积，或者处于不同的P阱中，以获得更高的性能。

第二NMOS晶体管MN2的栅极G2与第一NMOS晶体管MN1的栅极G1接非重叠时钟的同相控制时钟CLK，第三NMOS晶体管MN3的栅极G3接非重叠时钟的反相控制时钟CLKB。同相控制时钟CLK与反相控制时钟CLKB相位相差180度。当反相控制时钟CLKB控制第三NMOS晶体管MN3导通时，同相控制时钟CLK控制第二NMOS晶体管MN2与第一NMOS晶体管MN1截止；当反相控制时钟CLKB控制第三NMOS晶体管MN3截止时，同相控制时钟CLK控制第二NMOS晶体管MN2与第一NMOS晶体管MN1导通。第二NMOS晶体管MN2尺寸小于第一NMOS晶体管MN1的尺寸，且三个NMOS晶体管所使用的制造工艺相同。

当输入模拟电平高于输出端初始电平时，第二NMOS晶体管MN2在同相控制时钟控制下，将输入端模拟信号传导至第一NMOS晶体管MN1的体端B1，使得第一NMOS晶体管MN1的体端B1电位高于源端S1电位，使得第一NMOS晶体管MN1的阈值电压小于初始阈值电压V_TH0，从而加速第一NMOS晶体管MN1的导通。由于第二NMOS晶体管MN2的源端S2始终与第二NMOS晶体管MN2的体端B2相连，其阈值电压始终为初始阈值电压V_TH0。此后随着第一NMOS晶体管MN1源端S1电位的上升，V_THN会逐渐增加，直至等于初始的阈值电压V_TH0。模拟开关的导通电阻为：

$R_{\mathrm{ON}1}=\frac{1}{{\mathrm{\μ}}_N{C}_{\mathrm{OX}}\frac{W}{L}\·(\mathrm{VDD}-V_{\mathrm{OUT}}-V_{\mathrm{THN}})}$

其中，μ_N为电子迁移率，C_OX为单位面积栅氧化层电容，

为NMOS晶体管的宽长比，V_THN为NMOS晶体管的阈值电压。

可以看出，初始情况下由于V_OUT与V_THN均较低，其导通电阻很小，随着输出模拟电平的升高，导通电阻开始增加。但相对与单个NMOS晶体管作为模拟开关的情况，其导通电阻比较小。

当输入模拟电平低于输出端初始电平时，第二NMOS晶体管MN2会在同相控制时钟CLK控制下将输入模拟电平传导至第一NMOS晶体管MN1的体端B1，使第一NMOS晶体管MN1的阈值电压等于其初始阈值电压V_TH0。由于此时同相控制时钟CLK的电位为VDD，输入模拟电位为V_IN，而且第一NMOS晶体管MN1的阈值也为一常数V_TH0，模拟开关的导通电阻为：

$R_{\mathrm{ON}2}=\frac{1}{{\mathrm{\μ}}_N{C}_{\mathrm{OX}}\frac{W}{L}\·(\mathrm{VDD}-V_{\mathrm{IN}}-V_{\mathrm{THN}})}$

$=\frac{1}{{\mathrm{\μ}}_N{C}_{\mathrm{OX}}\frac{W}{L}\·(\mathrm{VDD}-V_{\mathrm{IN}}-V_{\mathrm{TH}0})}$

其中，μ_N为电子迁移率，C_OX为单位面积栅氧化层电容，为NMOS晶体管的宽长比，V_TH0为NMOS晶体管初始阈值电压。

可知，由于此时第一NMOS晶体管MN1阈值电压等于初始阈值电压，其导通电阻约等于现有NMOS晶体管的导通电阻。

本发明实施例仅采用三个NMOS晶体管，实现了高速模拟开关的功能。为了减小面积，本发明的一个实施例将作为主开关管的第一NMOS晶体管MN1与作为辅助开关管的第二NMOS晶体管MN2设置在同一P阱之中，为了提高模拟开关的性能，本发明的另一个实施例将作为主开关管的第一NMOS晶体管MN1与作为辅助开关管的第二NMOS晶体管MN2设置在不同P阱之中。第三NMOS晶体管MN3在第一NMOS晶体管MN1关断时为第一NMOS晶体管的体端B1提供固定偏置，减少了噪声的耦合。最大限度的减少了电路中的器件数目，减小了版图面积，降低了生成成本，能更好的满足集成电路产业化生产的需要。

以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (7)

1.一种高速模拟开关，其特征在于，包括第一NMOS晶体管MN1、第二NMOS晶体管MN2和第三NMOS晶体管MN3，该第一NMOS晶体管MN1的漏端(D1)接模拟输入电平，源端(S1)作为输出端；该第二NMOS晶体管MN2的源端(S2)与第二NMOS晶体管MN2的体端(B2)相连，并与第一NMOS晶体管MN1的体端(B1)相连，第二NMOS晶体管MN2的漏端(D2)与第一NMOS晶体管MN1的漏端(D1)相连作为模拟开关的输入端，第三NMOS晶体管MN3的漏端(D3)接第二NMOS晶体管MN2的源端(S2)，第三NMOS晶体管MN3的体端(B3)与第三NMOS晶体管MN3的源端(S3)相连并接地。

2.根据权利要求1所述的高速模拟开关，其特征在于，第一NMOS晶体管MN1的栅端(G1)与第二NMOS晶体管MN2的栅端(G2)与同相控制时钟(CLK)连接，第三NMOS晶体管MN3的栅端(G3)与反相控制时钟(CLKB)连接，以在使用双相非重叠时钟时，完成所述三个NMOS晶体管的有序导通与关断。

3.根据权利要求1所述的高速模拟开关，其特征在于，第二NMOS晶体管MN2的尺寸小于第一NMOS晶体管MN1的尺寸，且制造工艺相同。

4.根据权利要求1所述的高速模拟开关，其特征在于，第三NMOS晶体管MN3的源端(S3)与体端(B3)接地电平，为第一NMOS晶体管MN1在关断时提供体端(B1)的偏置，以减小噪声耦合。

5.根据权利要求1所述的高速模拟开关，其特征在于，第二NMOS晶体管MN2与第一NMOS晶体管MN1位于同一个P阱中，以节省芯片面积。

6.根据权利要求1所述的高速模拟开关，其特征在于，第二NMOS晶体管MN2与第一NMOS晶体管MN1分别位于两个不同的P阱中，以达到更高性能。

7.根据权利要求2所述的高速模拟开关，其特征在于，同相控制时钟(CLK)与反相控制时钟(CLKB)的相位相差180度，当反相控制时钟(CLKB)控制第三NMOS晶体管MN3导通时，同相控制时钟(CLK)控制第二NMOS晶体管MN2与第一NMOS晶体管MN1截止；当反相控制时钟(CLKB)控制第三NMOS晶体管MN3截止时，同相控制时钟(CLK)控制第二NMOS晶体管MN2与第一NMOS晶体管MN1导通。

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