CN114900180A - 一种gpio电路、芯片、电子设备 - Google Patents

Abstract

本发明提供一种GPIO电路，包括输出驱动电路、输入驱动电路，输出驱动电路包括输出控制电路，输入驱动电路包括输入控制开关，其中，输入驱动电路上配置有防倒灌电路，其分别与芯片内部供电电源、输入控制开关、输入电路控制信号源、IO引脚相连，用于在输入驱动电路正常工作时导通芯片内部供电电源与输入控制开关之间的供电通路，并在芯片断电时切断IO引脚与芯片内部供电电源之间的供电通路；输出驱动电路上配置有防倒灌电路，其分别与芯片内部供电电源、输出控制电路、输出电路控制信号源、IO引脚相连，用于在输出驱动电路正常工作时导通芯片内部供电电源与输出控制电路之间的通路，并在芯片断电时切断IO引脚与芯片内部供电电源之间的通路。

Description

一种GPIO电路、芯片、电子设备

技术领域

本发明涉及电路设计领域，具体来说，涉及芯片设计领域，更具体地说，涉及一种具有防倒灌功能的GPIO电路、芯片、电子设备。

背景技术

通用型输入/输出(General-purpose input/output，GPIO)电路是芯片中经常用到的一个功能模块，可以通过配置寄存器实现数字输入、数字输出、模拟输入等功能，如图1所示的是一个典型的GPIO电路模块框图，通过配置，可以实现输入浮空模式、输入上拉模式、输入下拉模式、模拟输入模式、开漏输出、开漏复用功能、推挽输出、推挽复用输出。

从如图1中所示的典型GPIO电路可以看出：

1、现有的GPIO电路中，静电释放(Electro-Static Discharge,ESD)保护采用的是二极管，即在IO引脚与芯片内部供电电源之间、IO引脚与芯片内部接地端之间分别串联一个保护二极管，且两个二极管的极性相反。

2、现有的GPIO电路中，输入级驱动控制采用的是肖特基触发器，在输入级驱动控制的输入端配置有上拉电阻和下拉电阻。

3、现有的GPIO电路中，输出级驱动控制采用的反向器，且在输出级驱动控制输出端配置有上拉PMOS晶体管和下拉NMOS晶体管。

随着集成技术的发展，芯片的应用场景多为多个芯片通过IO引脚并联于同一总线上的模式，不同的芯片根据应用需求独立工作。但是，在多颗芯片连接到同一总线上时，通常会有防止倒灌(fail-safe)的要求，即一颗芯片断电时，其他芯片不断电，且其他芯片不能继续给断电芯片供电。如其他芯片通过IO引脚继续给断电芯片供电，则会造成功能紊乱。如图2所示的传统的GPIO电路中的fail-safe机制示意图，由图2可以看出，当前芯片断电(VDD＝0)时，为了防止芯片断电时发生倒灌现象，必须截断其他芯片(以PAD表示)通过IO引脚到VDD的通路。但是传统的GPIO电路在不同的工作模式下，存在多条PAD到VDD的通路。例如，在输出驱动模式下，至少存在3条PAD到VDD的通路：

第一条通路：PAD通过ESD保护二极管D1给VDD供电；

第二条通路：VDD断电时，PMOS晶体管PM1的栅极电压vgp在未加以控制的情况下，会通过PM1给VDD供电；

第三条通路：PAD通过PM1漏端和NW寄生二极管Dp给VDD供电。

此外，还有可能在输入驱动上拉模式下，通过上拉电阻给VDD供电。

由此可见，现有技术下的GPIO电路不能实现很好的防倒灌控制，在当前芯片断电时，不能完全的切断所有PAD到当前芯片供电电源的通路，有可能造成功能紊乱以及损耗芯片。

发明内容

为了解决上述技术缺陷之一，本申请提供了一种具有防倒灌功能的GPIO电路、芯片、电子设备。

根据本发明的第一方面，提供一种GPIO电路，用于连接芯片的逻辑单元以及IO引脚，多个芯片通过IO引脚并联于总线上，所述GPIO电路包括输出驱动电路、输入驱动电路，所述输出驱动电路包括输出控制电路，所述输入驱动电路包括输入控制开关，其中，所述输入驱动电路上配置有防倒灌电路，其分别与芯片内部供电电源、输入控制开关、输入电路控制信号源、IO引脚相连，用于在输入驱动电路正常工作时导通芯片内部供电电源与输入控制开关之间的供电通路，并在芯片断电时切断IO引脚与芯片内部供电电源之间的供电通路；优选的，所述输出驱动电路上配置有防倒灌电路，其分别与芯片内部供电电源、输出控制电路、输出电路控制信号源、IO引脚相连，用于在输出驱动电路正常工作时导通芯片内部供电电源与输出控制电路之间的通路，并在芯片断电时切断IO引脚与芯片内部供电电源之间的通路。

在本发明的一些实施例中，所述防倒灌电路包括第一PMOS晶体管、第二PMOS晶体管、控制开关，其中，所述第一PMOS晶体管的源极与IO引脚相连，所述第一PMOS晶体管的栅极连接第一控制电压源，所述第一PMOS晶体管的衬底连接第二控制电压源，所述第一PMOS晶体管的漏极与所述第二PMOS晶体管的栅极均连接控制开关的输出端，所述控制开关的输入端连接防倒灌电路所在电路的控制信号源，所述第二PMOS晶体管的源极与芯片内部供电电源相连，所述第二PMOS晶体管的衬底连接第二控制电压源，所述第二PMOS晶体管的漏极与IO引脚相连。优选的，所述第一控制电压源在芯片输入驱动电路和/或输出驱动电路正常工作时输出与芯片内部供电电源的输出电压相等的控制电压，在芯片断电时输出小于或等于总线上其他芯片电压20％的控制电压；所述第二控制电压源在芯片输入驱动电路和/或输出驱动电路正常工作时输出与芯片内部供电电源的输出电压相等的控制电压，在芯片断电时输出与总线上其他芯片电压相等的控制电压。

优选的，所述控制开关为传输门，且左端为输入端或输出端、右端为输出端或输入端、上端为PMOS栅极、下端为NMOS栅极，其中，该传输门的上端连接第三控制电压源、下端连接芯片内部供电电源。在本发明的一些实施例中，所述第三控制电压源在输入驱动电路和/或输出驱动电路正常工作时输出零电压，在芯片断电时输出与总线上其他芯片电压相等的控制电压。

优选的，所述输入驱动电路上还配置有上拉电阻，所述上拉电阻串联在输入驱动电路上的防倒灌电路的第二PMOS晶体管的漏极与IO引脚之间。

优选的，所述输入驱动电路上还配置有下拉电阻,所述下拉电阻串联在IO引脚与芯片内部接地端之间。

在本发明的一些实施例中，所述下拉电阻与芯片内部接地端之间连接有第一NMOS晶体管，所述第一NMOS晶体管的栅极连接下拉控制信号，所述第一NMOS晶体管的源极和衬底相连并连接芯片内部接地端，所述第一NMOS晶体管的漏极连接下拉电阻的一端。

在本发明的一些实施例中，所述输入控制开关为TTL肖特基触发器。

在本发明的一些实施例中，所述输出驱动电路还配置有第二NMOS晶体管，所述第二NMOS晶体管的栅极连接输出控制信号，所述第二NMOS晶体管的漏极连接IO引脚，所述第二NMOS晶体管的源极和衬底连接芯片内部接地端。

优选的，所述GPIO电路还配置有ESD保护电路，所述ESD保护电路包括GGNMOS，且所述GGNMOS的漏极与IO引脚相连，所述GGNMOS的栅极、源极、衬底均与芯片内部接地端相连。

根据本发明的第二方面，提供一种电子芯片，所述芯片上配置有如本发明第一方面所述的GPIO电路。

根据本发明的第三方面，提供一种电子设备，包括：一个或多个处理器；所述处理器上包含多个如本发明第二方面所述的芯片，所有芯片通过IO引脚并联于总线上。

与现有技术相比，本发明的GPIO电路在输入驱动电路和输出驱动均配置防倒灌电路、在IO引脚端配置GGNMOS的ESD保护电路，能够很好的满足防倒灌要求，在当前芯片断电时，确保其他芯片不会通过IO引脚给当前芯片供电，保证芯片功能的正常运行。

附图说明

此处所说明的附图用来提供对本申请的进一步理解，构成本申请的一部分，本申请的示意性实施例及其说明用于解释本申请，并不构成对本申请的不当限定。在附图中：

图1为根据本发明实施例的现有技术下典型GPIO电路模块结构示意图；

图2为根据本发明实施例的现有技术下典型GPIO电路的fail-safe机制电路示意图；

图3为根据本发明实施例的配置有防倒灌电路的GPIO电路结构示意图；

图4为根据本发明实施例的防倒灌电路结构示意图；

图5为根据本发明实施例的配置有防倒灌电路的改进型GPIO电路结构示意图。

具体实施方式

为了使本申请实施例中的技术方案及优点更加清楚明白，以下结合附图对本申请的示例性实施例进行进一步详细的说明，显然，所描述的实施例仅是本申请的一部分实施例，而不是所有实施例的穷举。需要说明的是，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互组合。

如背景技术介绍的，现有技术下的GPIO电路不能实现很好的防倒灌控制，基于此，本发明提出一种配置专门防倒灌电路的GPIO电路，在输入驱动电路和输出驱动电路可分别或同时配置防倒灌电路。根据本发明的一个实施例，如图3所示，本发明的一种GPIO电路，在输入驱动电路和输出驱动电路均配置防倒灌电路，用于在对应电路正常工作时导通芯片内部供电电源与该电路的供电通路，并在芯片断电时切断IO引脚(由于并联于同一总线的多个芯片在某一个芯片断电时，其他芯片可能会通过IO引脚给断电芯片供电，由此本发明实施例中用VPAD表示每个GPIO的IO引脚处，用于指示总线上其他芯片对IO引脚的输入电压)与芯片内部供电电源(本发明实施例中用VDD表示)之间的供电通路。例如，配置在输入驱动电路的防倒灌电路，在输入驱动电路正常工作时导通芯片内部供电电源与输入控制开关之间的供电通路，并在芯片断电时切断VPAD与VDD之间的供电通路；而配置在输出驱动电路则是在输出驱动电路正常工作时导通VDD与输出控制电路之间的通路，并在芯片断电时切断VPAD与VDD之间的通路。此外，根据本发明的一个实施例，在VDD与芯片内部接地端(本发明实施例中用Vss表示)之间并联一个ESD保护电路，该ESD采用GGNMOS电路，所述GGNMOS的漏极与VPAD相连，所述GGNMOS的栅极、源极、衬底均与Vss相连，ESD保护电路取消了二极管的配置，使得芯片断电(VDD＝0)时，保护电路没有到VDD的通路，实现了防倒灌和ESD双重保护。

根据本发明的一个实施例，如图4所示，所述防倒灌电路包括：包括第一PMOS晶体管MP1、第二PMOS晶体管MP2、控制开关T，其中，所述第一PMOS晶体管MP1的源极与IO引脚相连，所述第一PMOS晶体管MP1的栅极连接第一控制电压源Vgb，所述第一PMOS晶体管的衬底连接第二控制电压源Vpsb，所述第一PMOS晶体管MP1的漏极与所述第二PMOS晶体管MP2的栅极均MP1连接控制开关T的输出端，所述控制开关T的输入端连接防倒灌电路所在电路的控制信号源(例如，防倒灌电路连接输入驱动电路，控制开关T的输入端连接输入驱动电路相关控制信号，如果防倒灌电路连接输出驱动电路，则控制开关T的输入端连接输出驱动电路相关控制信号)，所述第二PMOS晶体管MP2的源极与VDD相连，所述第二PMOS晶体管MP2的衬底连接第二控制电压源Vpsb，所述第二PMOS晶体管MP2的漏极与VPAD相连。优选的，所述第一控制电压源Vgb在芯片输入驱动电路或输出驱动电路正常工作时输出与VDD相等的控制电压，在芯片断电时输出小于或等于0.2*VPAD的控制电压；所述第二控制电压源Vpsb在芯片输入驱动电路或输出驱动电路正常工作时输出与VDD相等的控制电压，在芯片断电时输出与VPAD相等的控制电压。其中，芯片正常工作时，Vgb＝Vpsb＝VDD，此时MP1关断、MP2导通，芯片断电(VDD＝0)时，fail-safe发生，Vpsb＝VPAD,Vgb＝0.2VPAD，MP1导通，MP2关断，这就完全切断了VPAD到VDD的通路，实现了防倒灌，并且Vgb较小，确保了PMOS导通后PMOS有足够低的导通电阻，有效的保护电路。也就是说，本发明通过控制防倒灌电路的电压即可控制防倒灌电路中不同通路的导通或关断，以实现防倒灌。

根据本发明的一个实施例，所述控制开关T为传输门，且左端为输入端或输出端、右端为输出端或输入端、上端为PMOS栅极、下端为NMOS栅极，其中，左右端可以双向传输，一个作为输入端时另一个为输出端。该传输门的上端连接第三控制电压源VGO、下端连接VDD。其中，所述第三控制电压源VGO在输入驱动电路或输出驱动电路正常工作时输出零电压，在芯片断电时输出与VPAD相等的控制电压。在正常工作时，第三控制电压源VGO输出零电压，传输门导通，允许输入端的数据传输到输出端，在芯片断电时(VDD＝0)，第三控制电压源VGO输出与VPAD相等的控制电压，传输门则处于关闭状态，这样传输门的配置能够直接通过对电压的控制实现电路的通断控制。

为了更好的说明防倒灌电路在GPIO电路中的应用，本发明提供一种防倒灌电路在GPIO电路中的具体连接实施例。如图5所示，在GPIO电路的输入驱动电路和输出驱动电路中分别配置防倒灌电路，在VPAD与芯片内部接地端之间配置GGNMOS的ESD保护电路,其中，输入通路由VPAD到DIN,输入驱动电路配置有上拉电阻RU和下拉电阻RD，输出通路由DO到VAPD,输出通路配置有下拉NMOS晶体管，防倒灌电路取代了传统GPIO电路中是输出驱动电路的上拉PMOS晶体管。

根据本发明的一个实施例，配置在输入驱动电路中的防倒灌电路与上拉电阻RU相连，具体地，上拉电阻RU串联在防倒灌电路第二PMOS晶体管的漏极与VPAD之间，输入驱动电路的输入控制开关的输入端与VPAD相连、输入控制开关的输出端连接芯片逻辑单元，此时防倒灌电路的控制开关的输入端连接上拉控制信号PU0，所谓上拉控制信号PU0是指选择上拉模式的控制信号。在GPIO电路配置上拉模式时，芯片正常工作时，Vgb＝Vpsb＝VDD，此时防倒灌电路的MP1关断、MP2导通，芯片断电(VDD＝0)时，fail-safe发生，Vpsb＝VPAD,Vgb＝0.2VPAD，MP1导通，MP2关断，这就完全切断了VPAD到VDD的通路，实现了防倒灌，并且Vgb较小，确保了PMOS导通后PMOS有足够低的导通电阻，有效的保护电路。。

根据本发明的一个实施例，输入驱动电路的下拉电阻RD与芯片内部接地端Vss之间配置有第一NMOS晶体管MN1,其中,MN1的栅极连接下拉控制信号PD0,所谓下拉控制信号PD0是指选择下拉模式的控制信号，MN1的源极和衬底相连并连接芯片内部接地端，MN1的漏极连接下拉电阻的一端。

根据本发明的一个实施例，输入驱动开关为TTL肖特基触发器。根据本发明的一个实施例，为了更好的实现输入驱动控制，本发明提供一种输入控制开关采用并联的施密特触发器和三态门反向器、反向器的方案，并通过CS信号或CSB信号选择通过施密特触发器或三态门反向器进行输入通路的应用传输，其中，所述施密特触发器的栅极和三态门反向器的栅极均与VPAD相连，所述施密特触发器的栅极和三态门反向器的栅极均与反向器的输入端相连，所述反向器的输出端与芯片逻辑单元相连。CS控制信号输入所述施密特出发器的栅极且用于控制选择所述施密特触发器进行输入通路的应用传输，CSB信号输入所述三态门反向器的栅极且用于控制选择所述三态门反向器进行输入通路的应用传输，这样的输入控制开关方案可以实现多种输入控制方案，有助于更加复杂的芯片设计的实现。

根据本发明的一个实施例，配置在输出驱动电路中的防倒灌电路连接在与典型GPIO电路中的上拉PMOS电路相对应的位置，此时，防倒灌电路的控制开关的输入端与输出控制电路的输出端相连,防倒灌电路的第二PMOS晶体管的漏极连接VPAD。根据本发明的一个实施例，为了更好的实现输出驱动控制，输出控制电路不再使用反向器，本发明在输出驱动电路中将防倒灌电路和下拉NMOS晶体管电路(如图5所示的第二NMOS晶体管MN2)分开控制，实现POD功能。其中，在防倒灌电路一侧，DO连接或非门HF、第一反向器F1、防倒灌电路，第一反向器F1的输出端与防倒灌电路控制开关的输入端相连；在下拉NMOS晶体管一侧，DO连接与非门YF、第二反向器F2、第二NMOS晶体管MN2,根据本发明的一个实施例，所述第二反向器F2与MN2之间还配置有第二控制开关T1，所述第二控制开关T1为传输门，且左端为输入端或输出端、右端为输出端或输入端、上端为PMOS栅极、下端为NMOS栅极，其中，左右端可以双向传输，一个作为输入端时另一个为输出端，传输门T1的上端连接芯片内部接地端Vss、下端连接VDD、输入端连接第二反向器F2的输出端、输出端连接NMOS晶体管的栅极。通过输出驱动模式选择信号选择DO是经由防倒灌电路还是下拉NMOS晶体管电路，当GPIO电路配置为输出状态且DO经由防倒灌电路时,VGO＝0,防倒灌电路的传输门打开，芯片正常工作时，Vgb＝Vpsb＝VDD，此时防倒灌电路的MP1关断、MP2导通，芯片断电(VDD＝0)时，VGO＝VPAD，防倒灌电路的传输门关闭，fail-safe发生，Vpsb＝VPAD,Vgb＝0.2VPAD，MP1导通，MP2关断，这就完全切断了VPAD到VDD的通路，实现了防倒灌，并且Vgb较小，确保了PMOS导通后PMOS有足够低的导通电阻，有效的保护电路。。

从上述实施例可以看出，本发明的GPIO电路在输入驱动电路和输出驱动均配置防倒灌电路、在IO引脚端配置GGNMOS的ESD保护电路，能够很好的满足防倒灌要求，在当前芯片断电时，确保其他芯片不会通过IO引脚给当前芯片供电，保证芯片功能的正常运行。

本领域内的技术人员应明白，本申请的实施例可提供为方法、系统、或计算机程序产品。因此，本申请可采用完全硬件实施例、完全软件实施例、或结合软件和硬件方面的实施例的形式。而且，本申请可采用在一个或多个其中包含有计算机可用程序代码的计算机可用存储介质(包括但不限于磁盘存储器、CD-ROM、光学存储器等)上实施的计算机程序产品的形式。本申请实施例中的方案可以采用各种计算机语言实现，例如，面向对象的程序设计语言Java和直译式脚本语言JavaScript等。

本申请是参照根据本申请实施例的方法、设备(系统)、和计算机程序产品的流程图和/或方框图来描述的。应理解可由计算机程序指令实现流程图和/或方框图中的每一流程和/或方框、以及流程图和/或方框图中的流程和/或方框的结合。可提供这些计算机程序指令到通用计算机、专用计算机、嵌入式处理机或其他可编程数据处理设备的处理器以产生一个机器，使得通过计算机或其他可编程数据处理设备的处理器执行的指令产生用于实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能的装置。

这些计算机程序指令也可存储在能引导计算机或其他可编程数据处理设备以特定方式工作的计算机可读存储器中，使得存储在该计算机可读存储器中的指令产生包括指令装置的制造品，该指令装置实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能。

这些计算机程序指令也可装载到计算机或其他可编程数据处理设备上，使得在计算机或其他可编程设备上执行一系列操作步骤以产生计算机实现的处理，从而在计算机或其他可编程设备上执行的指令提供用于实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能的步骤。

尽管已描述了本申请的优选实施例，但本领域内的技术人员一旦得知了基本创造性概念，则可对这些实施例作出另外的变更和修改。所以，所附权利要求意欲解释为包括优选实施例以及落入本申请范围的所有变更和修改。

显然，本领域的技术人员可以对本申请进行各种改动和变型而不脱离本申请的精神和范围。这样，倘若本申请的这些修改和变型属于本申请权利要求及其等同技术的范围之内，则本申请也意图包含这些改动和变型在内。

Claims (14)

1.一种GPIO电路，用于连接芯片的逻辑单元以及I O引脚，多个芯片通过IO引脚并联于总线上，所述GPIO电路包括输入驱动电路，所述输入驱动电路包括输入控制开关，其特征在于，

所述输入驱动电路上配置有防倒灌电路，其分别与芯片内部供电电源、输入控制开关、输入电路控制信号源、IO引脚相连，用于在输入驱动电路正常工作时导通芯片内部供电电源与输入控制开关之间的供电通路，并在芯片断电时切断IO引脚与芯片内部供电电源之间的供电通路。

2.根据权利要求1所述的GPIO电路，其特征在于，所述GPIO电路还包括输出驱动电路，所述输出驱动电路包括输出控制电路，其中，

所述输出驱动电路上配置有防倒灌电路，其分别与芯片内部供电电源、输出控制电路、输出电路控制信号源、IO引脚相连，用于在输出驱动电路正常工作时导通芯片内部供电电源与输出控制电路之间的通路，并在芯片断电时切断IO引脚与芯片内部供电电源之间的通路。

3.根据权利要求1所述的GPIO电路，其特征在于，所述防倒灌电路包括第一PMOS晶体管、第二PMOS晶体管、控制开关，其中，所述第一PMOS晶体管的源极与IO引脚相连，所述第一PMOS晶体管的栅极连接第一控制电压源，所述第一PMOS晶体管的衬底连接第二控制电压源，所述第一PMOS晶体管的漏极与所述第二PMOS晶体管的栅极均连接控制开关的输出端，所述控制开关的输入端连接防倒灌电路所在电路的控制信号源，所述第二PMOS晶体管的源极与芯片内部供电电源相连，所述第二PMOS晶体管的衬底连接第二控制电压源，所述第二PMOS晶体管的漏极与IO引脚相连。

4.根据权利要求2任意所述的GPIO电路，其特征在于，

所述第一控制电压源在芯片输入驱动电路和/或输出驱动电路正常工作时输出与芯片内部供电电源的输出电压相等的控制电压，在芯片断电时输出小于或等于总线上其他芯片电压20％的控制电压；

所述第二控制电压源在芯片输入驱动电路和/或输出驱动电路正常工作时输出与芯片内部供电电源的输出电压相等的控制电压，在芯片断电时输出与总线上其他芯片电压相等的控制电压。

5.根据权利要求3所述的GPIO电路，其特征在于：

所述控制开关为传输门，且左为输入端或输出端、右端为输出端或输入端、上端为PMOS栅极、下端为NMOS栅极，其中，该传输门的上端连接第三控制电压源、下端连接芯片内部供电电源。

6.根据权利要求4所述的GPIO电路，其特征在于，所述第三控制电压源在输入驱动电路和/或输出驱动电路正常工作时输出零电压，在芯片断电时输出与总线上其他芯片电压相等的控制电压。

7.根据权利要求4所述的GPIO电路，其特征在于，所述输入驱动电路上还配置有上拉电阻，所述上拉电阻串联在输入驱动电路上的防倒灌电路的第二PMOS晶体管的漏极与IO引脚之间。

8.根据权利要求1-6任一所述的GPIO电路，其特征在于，所述输入驱动电路上还配置有下拉电阻,所述下拉电阻串联在IO引脚与芯片内部接地端之间。

9.根据权利要求7所述的GPIO电路，其特征在于，所述下拉电阻与芯片内部接地端之间连接有第一NMOS晶体管，所述第一NMOS晶体管的栅极连接下拉控制信号、源极和衬底相连并连接芯片内部接地端、漏极连接下拉电阻的一端。

10.根据权利要求8所述的GPIO电路，其特征在于，所述输入控制开关为TTL肖特基触发器。

11.根据权利要求1-6任一所述的GPIO电路，其特征在于，所述输出驱动电路还配置有第二NMOS晶体管，所述第二NMOS晶体管的栅极连接输出控制信号、漏极连接IO引脚、源极和衬底相连并连接芯片内部接地端。

12.根据权利要求1所述的GPIO电路，其特征在于，所述GPIO电路还配置有ESD保护电路，所述ESD保护电路包括GGNMOS，且所述GGNMOS的漏极与IO引脚相连，所述GGNMOS的栅极、源极、衬底均与芯片内部接地端相连。

13.一种电子芯片，其特征在于，所述芯片上配置有如权利要求1-11任一所述GPIO电路。

14.一种电子设备，其特征在于，包括：

一个或多个处理器；

所述处理器上包含多个如权利要求12所述的芯片，所有芯片通过IO引脚并联于总线上。

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