CN114895738A - 一种fail-safe控制电压产生电路、防倒灌电路 - Google Patents

Abstract

本发明提供一种fail‑safe控制电压产生电路，用于为GPIO电路提供多种控制电压，包括第一控制电压源接口、第二控制电压源接口、第三控制电压源接口、第一至第十一PMOS晶体管、第一至第六NMOS晶体管，其中：第一控制电压源接口在芯片正常工作时输出与芯片内部供电电源的输出电压相等的控制电压，在芯片断电时输出小于或等于总线上其他芯片电压20％的控制电压；第二控制电压源接口在芯片正常工作时输出与芯片内部供电电源的输出电压相等的控制电压，在芯片断电时输出与总线上其他芯片电压相等的控制电压；第三控制电源原接口在芯片正常工作时输出零电压，在芯片断电时输出与总线上其他芯片电压相等的控制电压。

Description

一种fail-safe控制电压产生电路、防倒灌电路

技术领域

本发明涉及电路设计领域，具体来说，涉及芯片设计领域，更具体地说，涉及一种fail-safe控制电压产生电路、防倒灌电路、GPIO电路、芯片、电子设备。

背景技术

通用型输入/输出(General-purpose input/output，GPIO)电路是芯片中经常用到的一个功能模块，可以通过配置寄存器实现数字输入、数字输出、模拟输入等功能，如图1所示的是一个典型的GPIO电路模块框图，通过配置，可以实现输入浮空模式、输入上拉模式、输入下拉模式、模拟输入模式、开漏输出、开漏复用功能、推挽输出、推挽复用输出。

从如图1中所示的典型GPIO电路可以看出：

1、现有的GPIO电路中，静电释放(Electro-Static Discharge,ESD)保护采用的是二极管，即在IO引脚与芯片内部供电电源之间、IO引脚与芯片内部接地端之间分别串联一个保护二极管，且两个二极管的极性相反。

2、现有的GPIO电路中，输入级驱动控制采用的是肖特基触发器，在输入级驱动控制的输入端配置有上拉电阻和下拉电阻。

3、现有的GPIO电路中，输出级驱动控制采用的反向器，且在输出级驱动控制输出端配置有上拉PMOS晶体管和下拉NMOS晶体管。

随着集成技术的发展，芯片的应用场景多为多个芯片通过IO引脚并联于同一总线上的模式，不同的芯片根据应用需求独立工作。但是，在多颗芯片连接到同一总线上时，通常会有防止倒灌(fail-safe)的要求，即一颗芯片断电时，其他芯片不断电，且其他芯片不能继续给断电芯片供电。如其他芯片通过IO引脚继续给断电芯片供电，则会造成功能紊乱。但是，从图1可以看出，现有技术下的GPIO电路不能实现很好的防倒灌控制，在当前芯片断电时，不能完全的切断所有其他芯片电压到当前芯片供电电源的通路，有可能造成功能紊乱以及损耗芯片。由此，有研究者提出一种配置在输入驱动电路和/或输出驱动电路上的防倒灌电路，用于在输入驱动电路和/或输出驱动电路正常工作时导通芯片内部供电电源与输入驱动电路和/或输出驱动电路之间的供电通路，并在芯片断电时切断IO引脚与芯片内部供电电源之间的供电通路。防倒灌电路由MOS晶体管构成，通过在不同的情况下采用不同的控制电压来控制MOS晶体管的导通或关断实现防倒灌。其中，不同的控制电压与同一总线上其他芯片给断电芯片的电压影响有关，因此，研究出一种能够在fail-safe发生时自动根据总线上其他芯片的电压影响自动生成防倒灌电路控制电压的方案是非常有必要的。

发明内容

为了达到上述目的，本申请提供了一种fail-safe控制电压产生电路，用于根据fail-safe发生时，总线上其他芯片的电压影响自动产生控制电源来控制防倒灌电路。

根据本发明的第一方面，提供一种fail-safe控制电压产生电路，配置在GPIO电路中用于为GPIO电路提供多种控制电压，所述GPIO电路连接芯片的逻辑单元以及IO引脚，且多个芯片通过IO引脚并联于总线上，所述fail-safe控制电压产生电路包括第一控制电压源接口、第二控制电压源接口、第三控制电压源接口、五个或五个以上依次串联在IO引脚与芯片内部接地端之间的PMOS晶体管、多个串联在IO引脚与芯片内部接地端之间的NMOS晶体管，其中：串联的PMOS晶体管中，第一个PMOS晶体管的源极与IO引脚相连，且每个PMOS晶体管的栅极与漏极相连，相邻PMOS晶体管中的前一个PMOS晶体管的漏极与后一个PMOS晶体管的源极相连，串联在距离IO引脚的第四个位置的PMOS晶体管的漏极与第一控制电压源接口相连，所有PMOS晶体管的衬底均与第二控制电压源接口相连；串联的NMOS晶体管中，第一个NMOS晶体管的漏极与IO引脚相连，且每个NMOS晶体管的栅极与漏极相连，相邻NMOS晶体管中的前一个NMOS晶体管的源极与后一个NMOS晶体管的漏极相连，串联在距离IO引脚的最后一个位置的NMOS晶体管的漏极与第三控制电压源接口相连；所述第一控制电压源接口在芯片正常工作时输出与芯片内部供电电源的输出电压相等的控制电压，在芯片断电时输出小于或等于总线上其他芯片电压20％的控制电压；所述第二控制电压源接口在芯片正常工作时输出与芯片内部供电电源的输出电压相等的控制电压，在芯片断电时输出与总线上其他芯片电压相等的控制电压；所述第三控制电源原接口在芯片正常工作时输出零电压，在芯片断电时输出与总线上其他芯片电压相等的控制电压。

优选的，所述fail-safe控制电压产生电路包括第一至第十一PMOS晶体管、第一至第六NMOS晶体管，其中：所述第一PMOS晶体管的源极连接芯片内部供电电源、栅极连接第三控制电压源接口、漏极与衬底相连并同时连接第二控制电压源接口；所述第二PMOS晶体管的源极连接IO引脚、栅极连接第一控制电压源接口、漏极与衬底相连并同时连接第二控制电压源接口；所述第三PMOS晶体管的源极连接芯片内部供电电源、栅极连接IO引脚、漏极连接第一控制电压源接口、衬底连接第二控制电压源接口；所述第四PMOS晶体管的源极连接第三PMOS晶体管的栅极、栅极连接芯片内部供电电源、漏极连接第二NMOS晶体管的漏极和衬底、衬底连接第二控制电压源接口；所述第五PMOS晶体管的源极连接第一控制电压源接口、栅极与漏极相连并同时连接第四NMOS晶体管的漏极、衬底连接第二控制电压源接口；所述第六PMOS晶体管的源极连接第七PMOS晶体的漏极和栅极、栅极与漏极相连并连接第一控制电压源接口、衬底连接第二控制电压源接口；所述第七PMOS晶体管的源极连接第八PMOS晶体的漏极和栅极、栅极与漏极相连并同时连接第六PMOS晶体管的源极、衬底连接第二控制电压源接口；所述第八PMOS晶体管的源极连接第九PMOS晶体的漏极和栅极、栅极与漏极相连并同时连接第七PMOS晶体管的源极、衬底连接第二控制电压源接口；所述第九PMOS晶体管的源极连接IO引脚、栅极与漏极相连并连接第八PMOS晶体管的源极、衬底连接第二控制电压源接口；所述第十PMOS晶体管的源极连接IO引脚、栅极连接第一控制电压源接口、漏极连接第三控制电压源接口、衬底连接第二控制电压源接口；所述第十一PMOS晶体管的源极与源极相连并连接IO引脚、漏极连接第三控制电压源接口、衬底连接第二控制电压源接口；所述第一NMOS晶体管的漏极与栅极相连并连接第四PMOS晶体管的漏极、衬底连接芯片内部接地端、源极连接第二NMOS晶体管的漏极和栅极；所述第二NMOS晶体管的漏极与栅极相连并连接第一NMOS晶体管的源级、衬底连接芯片内部接地端、源极连接第三控制电压源接口；所述第三NMOS晶体管的漏极与栅极相连并连接第三控制电压源接口、衬底与源极均连接芯片内部接地端；所述第四NMOS晶体管的栅极连接第三控制电压源接口、漏极连接第五PMOS晶体管的栅极和漏极、衬底与源极均连接芯片内部接地端；所述第五NMOS晶体管的栅极与漏极相连并连接芯片内部供电电源、衬底连接芯片内部接地端、源极连接第一控制电压源接口；所述第六NMOS晶体管的漏极连接第三控制电压源接口、栅极连接芯片内部供电电源、衬底与源极相连并连接芯片内部接地端。

优选的，所述第三PMOS晶体管的栅极与IO引脚之间串联有第一保护电阻。在本发明的一些实施例中，所述第一保护电阻阻抗为[200Ω,300Ω)范围内的阻抗。

优选的，所述第四PMOS晶体管的源级与所述第三PMOS晶体管的栅极之间串联有第二保护电阻。在本发明的一些实施例中，所述第二保护电阻阻抗为700Ω。

优选的，所述第九PMOS晶体管的源级与IO引脚之间串联有第三保护电阻。在本发明的一些实施例中，所述第三保护电阻阻抗为为700Ω。

根据本发明的第二方面，提供一种防倒灌电路，被配置在GPIO电路上的输入驱动电路和/或输出驱动电路中，所述GPIO电路用于连接芯片的逻辑单元以及IO引脚，所述防倒灌电路分别与芯片内部供电电源、IO引脚、驱动电路控制信号源相连，用于在与其相连的电路正常工作时导通芯片内部供电电源和与其相连的电路之间的供电通路，并在芯片断电时切断IO引脚与芯片内部供电电源之间的供电通路；其中，所述防倒灌电路包括：第十二PMOS晶体管、第十三PMOS晶体管，所述第十二PMOS晶体管的源极与IO引脚相连、栅极连接如本发明第一方面所述的fail-safe控制电压产生电路中的第一控制电压源接口、衬底连接如本发明第一方面所述的fail-safe控制电压产生电路中的第二控制电压源、漏极连接驱动电路控制信号源，所述第十三PMOS晶体管的源极与芯片内部供电电源相连、衬底连接如本发明第一方面所述的fail-safe控制电压产生电路中的第二控制电压源接口、漏极与IO引脚相连、栅极连接驱动电路控制信号源。

根据本发明的第三方面，提供一种GPIO电路，用于连接芯片的逻辑单元以及IO引脚，所述GPIO电路上的输入驱动电路和/或输出驱动电路配置有如本发明第二方面所述的防倒灌电路。优选的，所述防倒灌电路配置在输入驱动电路时，所述防倒灌电路与芯片内部供电电源、IO引脚、输入驱动电路的上拉控制信号源相连；其中，所述第十二PMOS晶体管的漏极与所述第十三PMOS晶体管的栅极均连接输入驱动电路的上拉控制信号源，所述输入驱动电路的上拉控制信号源与防倒灌电路之间串联有上拉控制开关；所述上拉控制开关为传输门，且左端为输入端或输出端、右端为输出端或输入端、上端为PMOS栅极、下端为NMOS栅极，其中，左右端可进行双向传输，一端为输入端时另一端为输出端，该传输门的输入端连接输入电路上拉控制信号，传输门的上端PMOS栅极连接如本发明第一方面所述的fail-safe控制电压产生电路中的第三控制电压源接口，下端连接芯片内部供电电源，传输门的输出端与所述第十二PMOS晶体管的漏极以及所述第十三PMOS晶体管的栅极相连；所述防倒灌电路被配置在输出驱动电路时，所述防倒灌电路与芯片内部供电电源、IO引脚、输出驱动电路的输出控制信号源相连；其中，所述第十二PMOS晶体管的漏极与所述第十三PMOS晶体管的栅极均连接输出驱动电路的输出控制信号源，所述输出驱动电路的输出控制信号源与防倒灌电路之间配置有输出控制开关；所述输出控制开关为传输门，且左端为输入端或输出端、右端为输出端或输入端、上端为PMOS栅极、下端为NMOS栅极，其中，左右端可进行双向传输，一端为输入端时另一端为输出端，该传输门的输入端连接输出驱动电路的输出控制信号，传输门的上端PMOS栅极连接如本发明第一方面所述的fail-safe控制电压产生电路中的第三控制电压源接口，下端连接芯片内部供电电源，传输门的输出端与所述第十二PMOS晶体管的漏极以及所述第十三PMOS晶体管的栅极相连。

根据本发明的第四方面，提供一种电子芯片，所述芯片上配置有如本发明第三方面所述GPIO电路。

根据本发明的第五方面，提供一种电子设备，包括：一个或多个处理器；所述处理器上包含多个如本发明第四方面所述的芯片，所有芯片通过IO引脚并联于总线上。

与现有技术相比，本发明的fail-safe控制电压产生电路，能够根据总线上其他芯片的电压影响自动产生用于控制防倒灌电路的电压，在当前芯片断电时，确保其他芯片不会通过IO引脚给当前芯片供电，保证芯片功能的正常运行，不会出现功能紊乱。无需额外给防倒灌电路设置控制电压源，与防倒灌电路配合，为GPIO电路实现自动防倒灌功能。

附图说明

此处所说明的附图用来提供对本申请的进一步理解，构成本申请的一部分，本申请的示意性实施例及其说明用于解释本申请，并不构成对本申请的不当限定。在附图中：

图1为根据本发明实施例的现有技术下典型GPIO电路模块结构示意图；

图2为根据本发明实施例的fail-safe控制电压产生电路示意图；

图3为根据本发明实施例的防倒灌电路结构示意图；

图4为根据本发明实施例的配置有防倒灌电路的改进型GPIO电路结构示意图。

具体实施方式

为了使本申请实施例中的技术方案及优点更加清楚明白，以下结合附图对本申请的示例性实施例进行进一步详细的说明，显然，所描述的实施例仅是本申请的一部分实施例，而不是所有实施例的穷举。需要说明的是，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互组合。

如背景技术介绍的，为了更好的实现GPIO电路的防倒灌控制，本发明提供一种能够根据总线上其他芯片的电压影响自动产生用于控制防倒灌电路的控制电压的电路。根据本发明的一个实施例，如图2所示，本发明的一种fail-safe控制电压产生电路，包括第一控制电压源接口(用Vgb表示)、第二控制电压源接口(用Vpsb表示)、第三控制电压源接口(用VGO表示)、第一至第十一PMOS晶体管(分别为MP1、MP2…MP11)、第一至第六NMOS晶体管(分别为MN1、MN2…MN6)，其中：所述第一PMOS晶体管MP1的源极连接芯片内部供电电源(用VDD表示)、栅极连接VGO、漏极与衬底相连并同时连接Vpsb；所述第二PMOS晶体管MP2的源极连接IO引脚(用VPAD表示，由于芯片一般是通过IO引脚并联于总线上，IO引脚对当前芯片的主要影响在于其他芯片可能会在当前芯片断电时通过IO引脚给当前芯片供电，为了更好的直观描述，后续IO引脚用VPAD表示)、栅极连接Vgb、漏极与衬底相连并同时连接Vpsb；所述第三PMOS晶体管MP3的源极连接VDD、栅极连接VPAD、漏极连接Vgb、衬底连接Vpsb；所述第四PMOS晶体管MP4的源极连接MP3的栅极、栅极连接VDD、漏极连接MP2的漏极和衬底、衬底连接Vpsb；所述第五PMOS晶体管MP5的源极连接Vgb、栅极与漏极相连并同时连接MP4的漏极、衬底连接Vpsb；所述第六PMOS晶体管MP6的源极连接第七PMOS晶体MP7的漏极和栅极、栅极与漏极相连并连接Vgb、衬底连接Vpsb；所述第七PMOS晶体管MP7的源极连接第八PMOS晶体MP8的漏极和栅极、栅极与漏极相连并同时连接MP6的源极、衬底连接Vpsb；所述第八PMOS晶体管MP8的源极连接第九PMOS晶体MP9的漏极和栅极、栅极与漏极相连并同时连接MP7的源极、衬底连接Vpsb；所述第九PMOS晶体管MP9的源极连接VPAD、栅极与漏极相连并连接MP8的源极、衬底连接Vpsb；所述第十PMOS晶体管MP10的源极连接VPAD、栅极连接Vgb、漏极连接VGO、衬底连接Vpsb；所述第十一PMOS晶体管MP11的源极与源极相连并连接VPAD、漏极连接VGO、衬底连接Vpsb；所述第一NMOS晶体管MN1的漏极与栅极相连并连接MP4的漏极、衬底连接芯片内部接地端(用Vss表示)、源极连接MP2的漏极和栅极；所述第二NMOS晶体管MN2的漏极与栅极相连并连接MN1的源级、衬底连接Vss、源极连接VGO；所述第三NMOS晶体管MN3的漏极与栅极相连并连接VGO、衬底与源极均连接Vss；所述第四NMOS晶体管MN4的栅极连接VGO、漏极连接MP5的栅极和漏极、衬底与源极均连接Vss；所述第五NMOS晶体管MN5的栅极与漏极相连并连接VDD、衬底连接Vss、源极连接Vgb；所述第六NMOS晶体管MN6的漏极连接VGO、栅极连接VDD、衬底与源极相连并连接Vss。

根据本发明的一个实施例，如图2所示，优选的，MP3的栅极与VPAD之间串联有第一保护电阻R1,所述第一保护电阻R1的阻抗为[200Ω,300Ω)范围内的阻抗。MP4的源级与MP3的栅极之间串联有第二保护电阻R2,所述第二保护电阻R2的阻抗为700Ω。MP9的源级与VPAD之间串联有第三保护电阻R3,所述第三保护电阻R3的阻抗为700Ω。

从图2所示的fail-safe控制电压产生电路可以看出，当正常工作时，VDD≧VPAD,MP4工作在截止区，MN4栅电压为0,VGO＝0，MN4工作在截止区，Vgb＝VDD,MP10工作在截止区，MN6导通，VGO＝0,MP2工作在截止区，MP1导通，Vpsb＝VDD。当failsafe发生时,VDD＝0，VDD≦VPAD,MP4导通，MN4导通，Vgb为MP5-MP9的分压结果，Vgb≈0.2*VPAD，MP10导通，VGO为MN6和MP10分压结果，MP10MOSW/L远大于MN6,VGO≈VPAD,MP1截止，MP2导通，Vpsb＝VPAD。由此，控制电压产生电路根据IO引脚(VPAD)上其他芯片的电压影响自动产生不同的控制电压用于控制防倒灌电路。

根据本发明的一个实施例，提供一种采用本发明的fail-safe控制电压产生电路产生的电压进行控制的防倒灌电路，其被配置在GPIO电路上的输入驱动电路和/或输出驱动电路中，所述GPIO电路用于连接芯片的逻辑单元以及IO引脚，所述防倒灌电路分别与VDD、VPAD、驱动电路控制信号源相连，用于在与其相连的电路正常工作时导通VDD和与其相连的电路之间的供电通路，并在芯片断电时切断VPAD与VDD之间的供电通路。其中，如图3所示，所述防倒灌电路包括：第十二PMOS晶体管MP12、第十三PMOS晶体管MP13，MP12的源极与VPAD相连、栅极连接如本发明的fail-safe控制电压产生电路中的Vgb、衬底连接如Vpsb、漏极连接驱动电路控制信号源，MP13的源极与VDD相连、衬底连接Vpsb、漏极与VPAD相连、栅极连接驱动电路控制信号源。芯片正常工作时，Vgb＝Vpsb＝VDD，此时防倒灌电路的MP12关断、MP13导通，芯片断电(VDD＝0)时，fail-safe发生，Vpsb＝VPAD,Vgb＝0.2VPAD，防倒灌电路MP12导通、MP13关断，这就完全切断了VPAD到VDD的通路，实现了防倒灌，并且Vgb较小，确保了PMOS导通后PMOS有足够低的导通电阻，有效的保护电路。。

根据本发明的一个实施例，本发明提供一种配置有采用本发明的fail-safe控制电压产生电路产生控制电压的防倒灌电路的GPIO电路，如图4所示，在GPIO电路的输入驱动电路和输出驱动电路上均配置防倒灌电路，输入通路由VPAD到DIN,输入驱动电路配置有上拉电阻RU和下拉电阻RD，输出通路由DO到VAPD,输出通路配置有下拉NMOS晶体管，防倒灌电路取代了传统GPIO电路中输出驱动电路的上拉PMOS晶体管。

其中，配置在GPIO电路输入驱动电路的防倒灌电路与VDD、VPAD、输入驱动电路的上拉控制信号源相连；其中，防倒灌电路的MP12的漏极与MP13的栅极均连接输入驱动电路的上拉控制信号源，所述输入驱动电路的上拉控制信号源与防倒灌电路之间串联有上拉控制开关，根据本发明的一个实施例，所示上拉控制开关为传输门TU，且左端为输入端或输出端、右端为输出端或输入端、上端为PMOS栅极、下端为NMOS栅极，其中，左右端可进行双向传输，一端为输入端时另一端为输出端，该传输门TU的输入端连接输入电路上拉控制信号PU0(所谓上拉控制信号PU0是指选择上拉模式的控制信号)，传输门的上端PMOS栅极连接VGO表示，下端连接VDD，传输门TU的输出端与防倒灌电路的MP12的漏极以及MP13的栅极相连，上拉电阻RU串联在MP13与VPAD之间。在GPIO电路配置为上拉模式时，VGO＝0,传输门TU打开，芯片正常工作时，Vgb＝Vpsb＝VDD，此时防倒灌电路的MP12关断、MP13导通，芯片断电(VDD＝0)时，VGO＝VPAD,传输门TU关闭，fail-safe发生，Vpsb＝VPAD,Vgb＝0.2VPAD，MP12导通，MP13关断，这就完全切断了VPAD到VDD的通路，实现了防倒灌，并且Vgb较小，确保了PMOS导通后PMOS有足够低的导通电阻，有效的保护电路。

根据本发明的一个实施例为了更好的实现输入驱动控制，GPIO电路中的输入控制开关采用并联的施密特触发器和三态门反向器、反向器，并通过CS信号或CSB信号选择通过施密特触发器或三态门反向器进行输入通路的应用传输，其中，所述施密特触发器的栅极和三态门反向器的栅极均与VPAD相连，所述施密特触发器的栅极和三态门反向器的栅极均与反向器的输入端相连，所述反向器的输出端与芯片逻辑单元相连。CS控制信号输入所述施密特出发器的栅极且用于控制选择所述施密特触发器进行输入通路的应用传输，CSB信号输入所述三态门反向器的栅极且用于控制选择所述三态门反向器进行输入通路的应用传输。

配置在GPIO电路输出驱动电路的防倒灌电路与VDD、VPAD、输出驱动电路的输出控制信号源相连；其中，防倒灌电路的MP12的漏极与M13的栅极均连接输出驱动电路的输出控制信号源，所述输出驱动电路的输出控制信号源与防倒灌电路之间配置有第一输出控制开关；根据本发明的一个实施例，所述第一输出控制开关为传输门T1，且左端为输入端或输出端、右端为输出端或输入端、上端为PMOS栅极、下端为NMOS栅极，其中，左右端可进行双向传输，一端为输入端时另一端为输出端，传输门T1的上端PMOS栅极连接VGO，下端连接Vss，传输门T1的输入端连接输出驱动电路的输出控制信号(所谓输出控制信号是基于输出驱动模式选择的输出控制信号，用于选择DO是经由防倒灌电路还是下拉NMOS晶体管电路输出)，传输门T1的上端PMOS栅极连接第三控制电压源VGO，下端连接芯片内部供电电源，传输门T1的输出端与所述防倒灌电路的MP12的漏极以及MP13的栅极相连。

根据本发明的一个实施例，为了更好的实现输出驱动控制，输出控制电路不再使用反向器，本发明在输出驱动电路中将防倒灌电路和下拉NMOS晶体管电路(如图4所示的NMOS晶体管MN)分开控制，实现POD功能。其中，在防倒灌电路一侧，DO连接或非门HF、第一反向器F1、防倒灌电路，第一反向器F1的输出端与T1的输入端相连，T1的输出端与防倒灌电路的MP12的漏极以及MP13的栅极相连；在下拉NMOS晶体管MN一侧，DO连接与非门YF、第二反向器F2、下拉NMOS晶体管MN。根据本发明的一个实施例，所述第二反向器F2与MN之间还配置有第二输出控制开关，所述第二输出控制开关为传输门T2，且左端为输入端或输出端、右端为输出端或输入端、上端为PMOS栅极、下端为NMOS栅极，其中，左右端可进行双向传输，一端为输入端时另一端为输出端，传输门T2的上端PMOS栅极连接芯片内部接地端Vss、下端连接VDD、输入端连接第二反向器F2的输出端、输出端连接NMOS晶体管的栅极。通过输出驱动模式选择的输出控制信号选择DO是经由防倒灌电路还是下拉NMOS晶体管电路输出。当GPIO电路配置为输出状态且DO经由防倒灌电路时,VGO＝0,传输门T1打开，芯片正常工作时，Vgb＝Vpsb＝VDD，此时防倒灌电路的MP12关断、MP13导通，芯片断电(VDD＝0)时，VGO＝VPAD，传输门T1关闭，fail-safe发生，Vpsb＝VPAD,Vgb＝0.2VPAD，MP2导通，MP13关断，这就完全切断了VPAD到VDD的通路，实现了防倒灌，并且Vgb较小，确保了PMOS导通后PMOS有足够低的导通电阻，有效的保护电路。

从上述实施例可以看出，本发明的fail-safe控制电压产生电路可以根据总线上其他芯片的电压影响为防倒灌电路产生不同的控制电压，使得防倒灌电路应用在GPIO电路的输入驱动电路和输出驱动电路中时，可以用很好的实现fail-safe防倒灌。这样的电路应用在多芯片连接于同一总线的场景中时，在当前芯片断电时，确保其他芯片不会通过IO引脚给当前芯片供电，保证芯片功能的正常运行。

本领域内的技术人员应明白，本申请的实施例可提供为方法、系统、或计算机程序产品。因此，本申请可采用完全硬件实施例、完全软件实施例、或结合软件和硬件方面的实施例的形式。而且，本申请可采用在一个或多个其中包含有计算机可用程序代码的计算机可用存储介质(包括但不限于磁盘存储器、CD-ROM、光学存储器等)上实施的计算机程序产品的形式。本申请实施例中的方案可以采用各种计算机语言实现，例如，面向对象的程序设计语言Java和直译式脚本语言JavaScript等。

本申请是参照根据本申请实施例的方法、设备(系统)、和计算机程序产品的流程图和/或方框图来描述的。应理解可由计算机程序指令实现流程图和/或方框图中的每一流程和/或方框、以及流程图和/或方框图中的流程和/或方框的结合。可提供这些计算机程序指令到通用计算机、专用计算机、嵌入式处理机或其他可编程数据处理设备的处理器以产生一个机器，使得通过计算机或其他可编程数据处理设备的处理器执行的指令产生用于实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能的装置。

这些计算机程序指令也可存储在能引导计算机或其他可编程数据处理设备以特定方式工作的计算机可读存储器中，使得存储在该计算机可读存储器中的指令产生包括指令装置的制造品，该指令装置实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能。

这些计算机程序指令也可装载到计算机或其他可编程数据处理设备上，使得在计算机或其他可编程设备上执行一系列操作步骤以产生计算机实现的处理，从而在计算机或其他可编程设备上执行的指令提供用于实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能的步骤。

尽管已描述了本申请的优选实施例，但本领域内的技术人员一旦得知了基本创造性概念，则可对这些实施例作出另外的变更和修改。所以，所附权利要求意欲解释为包括优选实施例以及落入本申请范围的所有变更和修改。

显然，本领域的技术人员可以对本申请进行各种改动和变型而不脱离本申请的精神和范围。这样，倘若本申请的这些修改和变型属于本申请权利要求及其等同技术的范围之内，则本申请也意图包含这些改动和变型在内。

Claims (13)

1.一种fail-safe控制电压产生电路，配置在GPIO电路中用于为GPIO电路提供多种控制电压，其中，所述GPIO电路连接芯片的逻辑单元以及IO引脚，且多个芯片通过IO引脚并联于总线上，其特征在于，所述fail-safe控制电压产生电路包括第一控制电压源接口、第二控制电压源接口、第三控制电压源接口、五个或五个以上依次串联在IO引脚与芯片内部接地端之间的PMOS晶体管、多个串联在IO引脚与芯片内部接地端之间的NMOS晶体管，其中：

串联的PMOS晶体管中，第一个PMOS晶体管的源极与IO引脚相连，且每个PMOS晶体管的栅极与漏极相连，相邻PMOS晶体管中的前一个PMOS晶体管的漏极与后一个PMOS晶体管的源极相连，串联在距离IO引脚的第四个位置的PMOS晶体管的漏极与第一控制电压源接口相连，所有PMOS晶体管的衬底均与第二控制电压源接口相连；

串联的NMOS晶体管中，第一个NMOS晶体管的漏极与IO引脚相连，且每个NMOS晶体管的栅极与漏极相连，相邻NMOS晶体管中的前一个NMOS晶体管的源极与后一个NMOS晶体管的漏极相连，串联在距离IO引脚的最后一个位置的NMOS晶体管的漏极与第三控制电压源接口相连；

所述第一控制电压源接口在芯片正常工作时输出与芯片内部供电电源的输出电压相等的控制电压，在芯片断电时输出小于或等于总线上其他芯片电压20％的控制电压；

所述第二控制电压源接口在芯片正常工作时输出与芯片内部供电电源的输出电压相等的控制电压，在芯片断电时输出与总线上其他芯片电压相等的控制电压；

所述第三控制电源原接口在芯片正常工作时输出零电压，在芯片断电时输出与总线上其他芯片电压相等的控制电压。

2.根据权利要求1所述的fail-safe控制电压产生电路，其特征在于，所述电路包括第一至第十一PMOS晶体管、第一至第六NMOS晶体管，其中：

所述第一PMOS晶体管的源极连接芯片内部供电电源、栅极连接第三控制电压源接口、漏极与衬底相连并同时连接第二控制电压源接口；

所述第二PMOS晶体管的源极连接IO引脚、栅极连接第一控制电压源接口、漏极与衬底相连并同时连接第二控制电压源接口；

所述第三PMOS晶体管的源极连接芯片内部供电电源、栅极连接IO引脚、漏极连接第一控制电压源接口、衬底连接第二控制电压源接口；

所述第四PMOS晶体管的源极连接第三PMOS晶体管的栅极、栅极连接芯片内部供电电源、漏极连接第二NMOS晶体管的漏极和衬底、衬底连接第二控制电压源接口；

所述第五PMOS晶体管的源极连接第一控制电压源接口、栅极与漏极相连并同时连接第四NMOS晶体管的漏极、衬底连接第二控制电压源接口；

所述第六PMOS晶体管的源极连接第七PMOS晶体的漏极和栅极、栅极与漏极相连并连接第一控制电压源接口、衬底连接第二控制电压源接口；

所述第七PMOS晶体管的源极连接第八PMOS晶体的漏极和栅极、栅极与漏极相连并同时连接第六PMOS晶体管的源极、衬底连接第二控制电压源接口；

所述第八PMOS晶体管的源极连接第九PMOS晶体的漏极和栅极、栅极与漏极相连并同时连接第七PMOS晶体管的源极、衬底连接第二控制电压源接口；

所述第九PMOS晶体管的源极连接IO引脚、栅极与漏极相连并连接第八PMOS晶体管的源极、衬底连接第二控制电压源接口；

所述第十PMOS晶体管的源极连接IO引脚、栅极连接第一控制电压源接口、漏极连接第三控制电压源接口、衬底连接第二控制电压源接口；

所述第十一PMOS晶体管的源极与源极相连并连接IO引脚、漏极连接第三控制电压源接口、衬底连接第二控制电压源接口；

所述第一NMOS晶体管的漏极与栅极相连并连接第四PMOS晶体管的漏极、衬底连接芯片内部接地端、源极连接第二NMOS晶体管的漏极和栅极；

所述第二NMOS晶体管的漏极与栅极相连并连接第一NMOS晶体管的源级、衬底连接芯片内部接地端、源极连接第三控制电压源接口；

所述第三NMOS晶体管的漏极与栅极相连并连接第三控制电压源接口、衬底与源极均连接芯片内部接地端；

所述第四NMOS晶体管的栅极连接第三控制电压源接口、漏极连接第五PMOS晶体管的栅极和漏极、衬底与源极均连接芯片内部接地端；

所述第五NMOS晶体管的栅极与漏极相连并连接芯片内部供电电源、衬底连接芯片内部接地端、源极连接第一控制电压源接口；

所述第六NMOS晶体管的漏极连接第三控制电压源接口、栅极连接芯片内部供电电源、衬底与源极相连并连接芯片内部接地端。

3.根据权利要求2所述的fail-safe控制电压产生电路，其特征在于，所述第三PMOS晶体管的栅极与IO引脚之间串联有第一保护电阻。

4.根据权利要求3所述的fail-safe控制电压产生电路，其特征在于，所述第一保护电阻阻抗为[200Ω,300Ω)范围内的阻抗。

5.根据权利要求2所述的fail-safe控制电压产生电路，其特征在于，所述第四PMOS晶体管的源级与所述第三PMOS晶体管的栅极之间串联有第二保护电阻。

6.根据权利要求5所述的fail-safe控制电压产生电路，其特征在于，所述第二保护电阻阻抗为700Ω。

7.根据权利要求2所述的fail-safe控制电压产生电路，其特征在于，所述第九PMOS晶体管的源级与IO引脚之间串联有第三保护电阻。

8.根据权利要求2所述的fail-safe控制电压产生电路，其特征在于，所述第三保护电阻阻抗为为700Ω。

9.一种防倒灌电路，被配置在GPIO电路上的输入驱动电路和/或输出驱动电路中，所述GPIO电路用于连接芯片的逻辑单元以及IO引脚，其特征在于，

所述防倒灌电路分别与芯片内部供电电源、IO引脚、驱动电路控制信号源相连，用于在与其相连的驱动电路正常工作时导通芯片内部供电电源和与其相连的驱动电路之间的供电通路，并在芯片断电时切断IO引脚与芯片内部供电电源之间的供电通路；

其中，所述防倒灌电路包括：第十二PMOS晶体管、第十三PMOS晶体管，所述第十二PMOS晶体管的源极与IO引脚相连、栅极连接如权利要求2-8任一所述的fail-safe控制电压产生电路中的第一控制电压源接口、衬底连接如权利要求2-8任一所述的fail-safe控制电压产生电路中的第二控制电压源、漏极连接驱动电路控制信号源，所述第十三PMOS晶体管的源极与芯片内部供电电源相连、衬底连接如权利要求2-8任一所述的fail-safe控制电压产生电路中的第二控制电压源接口、漏极与IO引脚相连、栅极连接驱动电路控制信号源。

10.一种GPIO电路，用于连接芯片的逻辑单元以及IO引脚，其特征在于，所述GPIO电路上的输入驱动电路和/或输出驱动电路配置有如权利要求9所述的防倒灌电路。

11.根据权利要求10所述的GPIO电路，其特征在于，

所述防倒灌电路配置在输入驱动电路时，所述防倒灌电路与芯片内部供电电源、IO引脚、输入驱动电路的上拉控制信号源相连；其中，所述第十二PMOS晶体管的漏极与所述第十三PMOS晶体管的栅极均连接输入驱动电路的上拉控制信号源，所述输入驱动电路的上拉控制信号源与防倒灌电路之间串联有上拉控制开关；所述上拉控制开关为传输门，且左端为输入端或输出端、右端为输出端或输入端、上端为PMOS栅极、下端为NMOS栅极，传输门的上端PMOS栅极连接如权利要求2-8任一所述的fail-safe控制电压产生电路中的第三控制电压源接口，下端连接芯片内部供电电源，传输门的输出端与所述第十二PMOS晶体管的漏极以及所述第十三PMOS晶体管的栅极相连；

所述防倒灌电路被配置在输出驱动电路时，所述防倒灌电路与芯片内部供电电源、IO引脚、输出驱动电路的输出控制信号源相连；其中，所述第十二PMOS晶体管的漏极与所述第十三PMOS晶体管的栅极均连接输出驱动电路的输出控制信号源，所述输出驱动电路的输出控制信号源与防倒灌电路之间配置有输出控制开关；所述输出控制开关为传输门，且左端为输入端或输出端、右端为输出端或输入端、上端为PMOS栅极、下端为NMOS栅极，该传输门的输入端连接输出驱动电路的输出控制信号，传输门的上端PMOS栅极连接如权利要求2-8任一所述的fail-safe控制电压产生电路中的第三控制电压源接口，下端连接芯片内部供电电源，传输门的输出端与所述第十二PMOS晶体管的漏极以及所述第十三PMOS晶体管的栅极相连。

12.一种电子芯片，其特征在于，所述芯片上配置有如权利要求11所述GPIO电路。

13.一种电子设备，其特征在于，包括：

一个或多个处理器；

所述处理器上包含多个如权利要求12所述的芯片，所有芯片通过IO引脚并联于总线上。

Images