CN108768381A - Gpio电路及芯片 - Google Patents

Abstract

本发明涉及芯片制造领域，提供一种GPIO电路及芯片。该GPIO电路包括第一供电电源、第二供电电源、电源比较和选择电路、IO电路以及过压和防漏处理电路。电源比较和选择电路分别与第一供电电源、第二供电电源以及过压和防漏处理电路连接，用于从第一供电电源以及第二供电电源输出的电平中选择较高的电平为过压和防漏处理电路供电。IO电路分别与过压和防漏处理电路、垫片以及芯片的逻辑单元连接。过压和防漏处理电路用于防止IO电路在GPIO引脚上为高电平时发生过压或漏电。该GPIO电路具有较高的耐压性，能够有效保护电路中的MOS管，同时还能够将GPIO电路与外部设备之间的漏电电流控制在极低水平，改善芯片的可靠性。

Description

GPIO电路及芯片

技术领域

本发明涉及芯片制造技术领域，提供一种GPIO电路及芯片。

背景技术

目前，随着电子设备的普及，各种类型的芯片被大量制造生产。图1 示出了芯片的基本模块示意图，参照图1，GPIO(General Purpose Input Output，通用输入输出)电路通常设置在芯片的逻辑单元(负责完成芯片的主要运算处理功能)与GPIO引脚之间，用于实现二者的匹配。

在标准的CMOS工艺中，GPIO电路主要是由若干MOS管搭建起来的，MOS管通常可以分为两种基本类型：PMOS管和NMOS管。图2示出了两种基本类型的MOS管。参照图2，MOS管有4个接线端子，给这4个端子分别加合适的电压，就可以令MOS管按既定的方式工作。基于既定的生产工艺，要求MOS的4个端子两两之间的电压差V12、V21、V23、V32、V13、 V31、V24以及V42不超过某个范围。工艺所要求的这个电压范围，就是 MOS管的工作电压。

在当前标准的CMOS工艺中，MOS管的典型工作电压为3.3V，最高可忍受的工作电压不超过3.3V的10％，即不超过3.6V。然而在实际中，GPIO 引脚上的电平很可能超过3.6V，导致MOS管无法正常工作甚至发生损坏，严重影响芯片的使用寿命。

发明内容

有鉴于此，本发明实施例提供一种GPIO电路及芯片，以解决上述技术问题。

本发明的实施例通过以下技术方案实现：

第一方面，本发明实施例提供一种GPIO电路，GPIO电路分别连接芯片的逻辑单元以及GPIO引脚，GPIO电路包括：第一供电电源、第二供电电源、电源比较和选择电路、IO电路以及过压和防漏处理电路；

第一供电电源在芯片处于正常工作状态时输出第一电平，第一供电电源在芯片处于低功耗工作状态时输出零电平；

第二供电电源输出第二电平，第二电平低于第一电平；

电源比较和选择电路分别与第一供电电源、第二供电电源以及过压和防漏处理电路连接，用于从第一供电电源以及第二供电电源输出的电平中选择较高的电平为过压和防漏处理电路供电；

IO电路分别与过压和防漏处理电路、GPIO引脚对应的垫片以及逻辑单元连接，用于将逻辑单元的输出信号输出至垫片，以及将垫片的输入信号输入至逻辑单元；

过压和防漏处理电路用于防止IO电路在GPIO引脚上为高电平时发生过压或漏电。

在第一方面的一种可能的实现方式中，电源比较和选择电路包括：第一PMOS管、第二PMOS管以及第一电容；

第一PMOS管的漏极与第一供电电源连接，第一PMOS管的栅极与第二供电电源连接，第一PMOS管的源极分别与第一PMOS管的衬底、第二PMOS 管的源极、第二PMOS管的衬底、第一电容的第一端以及过压和防漏处理电路连接；

第二PMOS管的漏极与第二供电电源连接，第二PMOS管的栅极与第一供电电源连接；

第一电容的第二端接地。

在第一方面的一种可能的实现方式中，IO电路包括：输出驱动级、输出预驱动级、输入级以及上下拉电阻；

输出驱动级包括：第三PMOS管、第四PMOS管、第一NMOS管以及第二NMOS管；

过压和防漏处理电路包括：第一处理电路、第二处理电路、第三处理电路、第四处理电路、第五处理电路以及第六处理电路；

第三PMOS管的漏极与第一供电电源连接，第三PMOS管的栅极经第一处理电路与输出预驱动级连接，第三PMOS管的源极与第四PMOS管的漏极连接，第三PMOS管的衬底分别与第四PMOS管的衬底以及第二处理电路连接；

第四PMOS管的栅极与第三处理电路连接，第四PMOS管的源极分别与第一NMOS管的漏极以及垫片连接；

第一NMOS管的栅极与第四处理电路连接，第一NMOS管的源极与第二 NMOS管的漏极连接，第一NMOS管的衬底分别与第二NMOS管的衬底以及第二NMOS管的源极连接；

第二NMOS管的栅极与输出预驱动级连接，第二NMOS管的源极接地；

输出预驱动级与逻辑单元连接；

输入级与逻辑单元连接，并经第五处理电路与垫片连接；

上下拉电阻分别与第六处理电路以及垫片连接。

在第一方面的一种可能的实现方式中，第一处理电路包括第五PMOS 管、第三NMOS管以及第六PMOS管；

第五PMOS管的漏极分别与输出预驱动级以及第三NMOS管的源极连接，第五PMOS管的栅极与逻辑单元连接，用于接收GPIO输出使能信号，第五PMOS管的源极分别与第三NMOS管的漏极、第三PMOS管的栅极以及第六PMOS管的漏极连接，第五PMOS管的衬底与第三PMOS管的衬底连接；

第三NMOS管的栅极与逻辑单元连接，用于接收GPIO输出使能信号，第三NMOS管的衬底接地；

第六PMOS管的源极分别与电源比较和选择电路以及第六PMOS管的衬底连接，第六PMOS管的栅极与逻辑单元连接，用于接收GPIO输出使能信号。

在第一方面的一种可能的实现方式中，第二处理电路包括：第七PMOS 管、第八PMOS管、第四NMOS管、第九PMOS管、第五NMOS管、第六NMOS 管以及第一电阻；

第七PMOS管的漏极与垫片、第一电阻的第一端以及第四PMOS管的源极连接，第七PMOS管的栅极分别与第四NMOS管的栅极、第九PMOS管的栅极、第八PMOS管的漏极、电源比较和选择电路以及第五NMOS管的栅极连接，第七PMOS管的源极分别与第七PMOS管的衬底、第八PMOS管的源极、第八PMOS管的衬底、第三PMOS管的衬底以及第九PMOS管的衬底连接；

第八PMOS管的栅极分别与第四NMOS管的漏极、第九PMOS管的源极以及第五NMOS管的漏极连接；

第四NMOS管的源极分别与第一电阻的第二端以及第九PMOS管的漏极连接，第四NMOS管的衬底接地；

第五NMOS管的源极与第六NMOS管的漏极连接，第五NMOS管的衬底分别与第六NMOS管的栅极、第六NMOS管的源极以及第六NMOS管的衬底连接；

第六NMOS管的栅极接地。

在第一方面的一种可能的实现方式中，第三处理电路包括：第七NMOS 管、第八NMOS管以及第十PMOS管；

第七NMOS管的漏极分别与第四PMOS管的栅极以及第十PMOS管的漏极连接，第七NMOS管的栅极分别与电源比较和选择电路以及第十PMOS管的栅极连接，第七NMOS管的源极与第八NMOS管的漏极连接，第七NMOS 管的衬底分别与第八NMOS管的源极以及第八NMOS管的衬底连接；

第八NMOS管的栅极与逻辑单元连接，用于接收GPIO输出使能信号，第八NMOS管的源极接地；

第十PMOS管的源极分别与第四PMOS管的源极以及垫片连接，第十 PMOS管的衬底与第三PMOS管的衬底连接。

在第一方面的一种可能的实现方式中，第四处理电路为电源比较和选择电路。

在第一方面的一种可能的实现方式中，第五处理电路包括：第十一 PMOS管、第九NMOS管、第十NMOS管、第二电阻、第十二PMOS管以及第十三PMOS管；

第十一PMOS管的漏极分别与输入级以及第九NMOS管的源极连接，第十一PMOS管的栅极与逻辑单元连接，用于接收GPIO输入使能信号，第十一PMOS管的源极分别与第十NMOS管的漏极以及第九NMOS管的漏极连接，第十一PMOS管的衬底与第三PMOS管的衬底连接；

第九NMOS管的栅极与逻辑单元连接，用于接收GPIO输出使能信号，第九NMOS管的衬底接地；

第十NMOS管的栅极分别与第十二PMOS管的源极、第十二PMOS管的衬底、第十三PMOS管的源极以及第十三PMOS管的衬底连接，第十NMOS 管的源极与第二电阻的第一端连接，第十NMOS管的衬底接地；

第二电阻的第二端与垫片连接；

第十二PMOS管的漏极分别与逻辑单元以及第十三PMOS管的栅极连接，用于接收GPIO输入使能信号，第十二PMOS管的栅极分别与第二供电电源以及第十三PMOS管的漏极连接。

在第一方面的一种可能的实现方式中，上下拉电阻包括：上拉电阻以及下拉电阻；

上拉电阻的第一端与垫片以及下拉电阻的第一端连接；

第六处理电路包括：第十四PMOS管、第十一NMOS管、第十二NMOS 管以及第十三NMOS管；

第十四PMOS管的漏极与第一供电电源连接，第十四PMOS管的栅极与逻辑单元连接，用于接收GPIO上拉使能信号，第十四PMOS管的源极与第十一NMOS管的漏极连接，第十四PMOS管的衬底与第三PMOS管的衬底连接；

第十一NMOS管的栅极分别与电源比较和选择电路以及第十二NMOS管的栅极连接，第十一NMOS管的源极与上拉电阻的第二端连接，第十一NMOS 管的衬底接地；

第十二NMOS管的漏极与下拉电阻的第二端连接，第十二NMOS管的源极与第十三NMOS管的漏极连接，第十二NMOS管的衬底分别与第十三NMOS 管的源极以及第十三NMOS管的衬底连接；

第十三NMOS管的栅极与逻辑单元连接，用于接收GPIO下拉使能信号，第十三NMOS管的源极接地。

第二方面，本发明实施例提供一种芯片，包括逻辑单元以及GPIO引脚，GPIO引脚与芯片的逻辑单元之间通过第一方面或第一方面的任意一种可能的实现方式提供的GPIO电路连接。

本发明提供的技术方案至少具有如下有益效果：本发明实施例提供一种GPIO电路及芯片，其中，GPIO电路分别连接芯片的逻辑单元以及GPIO 引脚，具体包括：第一供电电源、第二供电电源、电源比较和选择电路、 IO电路以及过压和防漏处理电路。

第一供电电源在芯片处于正常工作状态时输出第一电平，第一供电电源在芯片处于低功耗工作状态时输出零电平。第二供电电源输出第二电平，第二电平低于第一电平。电源比较和选择电路分别与第一供电电源、第二供电电源以及过压和防漏处理电路连接，用于从第一供电电源以及第二供电电源输出的电平中选择较高的电平为过压和防漏处理电路供电。IO 电路分别与过压和防漏处理电路、GPIO引脚对应的垫片以及逻辑单元连接，用于将逻辑单元的输出信号输出至垫片，以及将垫片的输入信号输入至逻辑单元。过压和防漏处理电路用于防止IO电路在GPIO引脚上为高电平时发生过压或漏电。

可见，在上述GPIO电路中，通过设置电源比较和选择电路使得过压和防漏处理电路无论是在芯片正常工作时还是低功耗工作时均有可靠的非零电平可以使用，而过压和防漏处理电路在工作时可以确保IO电路中的MOS管在GPIO引脚上为高电平时也不容易发生过压，有效保护IO电路中的MOS管的安全性，整个GPIO电路具有较高的耐压性，有利于延长芯片的使用寿命。同时，过压和防漏处理电路还可以确保在GPIO引脚上为高电平时，GPIO电路与和GPIO引脚连接的外部设备之间的漏电电流始终维持在极低的水平，即使得GPIO电路对外呈现高阻特性，避免漏电电流过大造成芯片损坏，改善芯片的可靠性。

为使本发明的上述目的、技术方案和有益效果能更明显易懂，下文特举实施例，并配合所附附图，作详细说明如下。

附图说明

为了更清楚地说明本发明实施例的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，应当理解，以下附图仅示出了本发明的某些实施例，因此不应被看作是对范围的限定，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他相关的附图。

图1示出了芯片的基本模块示意图；

图2示出了两种基本类型的MOS管；

图3示出了本发明实施例提供的GPIO电路的结构示意图；

图4示出了本发明实施例提供的电源比较和选择电路的结构示意图；

图5示出了本发明实施例提供的IO电路的示意图；

图6示出了本发明实施例提供的过压和防漏处理电路的功能构成图；

图7示出了本发明实施例提供的输出驱动级的PMOS管存在的寄生二极管的示意图；

图8示出了本发明实施例提供的第二处理电路的示意图；

图9示出了本发明实施例提供的第三处理电路的示意图；

图10示出了本发明实施例提供的第四处理电路的示意图；

图11示出了本发明实施例提供的第一处理电路的示意图；

图12示出了本发明实施例提供的第五处理电路的示意图；

图13示出了本发明实施例提供的第六处理电路的示意图。

具体实施方式

为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。通常在此处附图中描述和示出的本发明实施例的组件可以以各种不同的配置来布置和设计。

因此，以下对在附图中提供的本发明的实施例的详细描述并非旨在限制要求保护的本发明的范围，而是仅仅表示本发明的选定实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

应注意到：相似的标号和字母在下面的附图中表示类似项，因此，一旦某一项在一个附图中被定义，则在随后的附图中不需要对其进行进一步定义和解释。

在本发明的描述中，需要说明的是，术语“中心”、“上”、“下”、“左”、“右”、“竖直”、“水平”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，或者是该发明产品使用时惯常摆放的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。此外，术语“第一”、“第二”、“第三”等仅用于区分描述，而不能理解为指示或暗示相对重要性。

此外，术语“水平”、“竖直”、“悬垂”等术语并不表示要求部件绝对水平或悬垂，而是可以稍微倾斜。如“水平”仅仅是指其方向相对“竖直”而言更加水平，并不是表示该结构一定要完全水平，而是可以稍微倾斜。

在本发明的描述中，还需要说明的是，除非另有明确的规定和限定，术语“设置”、“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本发明中的具体含义。

本发明的其他特征和优点将在随后的说明书阐述，并且，部分地从说明书中变得显而易见，或者通过实施本发明实施例而了解。本发明的目的和其他优点可通过在所写的说明书、权利要求书、以及附图中所特别指出的结构来实现和获得。

第一实施例

图3示出了本发明实施例提供的GPIO电路的结构示意图。参照图3，该GPIO电路分别连接芯片的逻辑单元以及GPIO引脚，GPIO电路包括：第一供电电源、第二供电电源、电源比较和选择电路、IO电路以及过压和防漏处理电路。

其中，电源比较和选择电路分别与第一供电电源、第二供电电源以及过压和防漏处理电路连接，IO电路分别与过压和防漏处理电路、GPIO引脚对应的垫片(PAD)以及逻辑单元连接。

第一供电电源是GPIO电路的主要工作电源，在芯片处于正常工作状态时输出第一电平，例如可以为3.3V，在芯片处于低功耗工作状态时输出 0V。可以采用芯片内部的一个LDO(LowDropoutRegulator，低压差线性稳压器)作为第一供电电源，该LDO具有较强的驱动能力，也是芯片正常工作时的主电源。在芯片处于低功耗状态时，第一供电电源被关闭，电平掉至0V。

第二供电电源是GPIO电路的副工作电源，第二供电电源输出第二电平，第二电平低于第一电平，例如可以为1.8V。可以采用芯片内部的另一个LDO作为第二供电电源，该LDO是一个功耗极低的模块，无论芯片处于何种状态，该LDO都会正常工作，芯片处于低功耗状态时，主要依靠第二供电电源对GPIO电路内部的一些电路进行供电，此时GPIO电路虽然不需要和外部进行数据交互，但GPIO引脚上仍然可能维持高电平，例如5V，所以仍然需要向GPIO电路中的部分电路供电以确保其能够正常工作，避免发生过压、漏电等问题，即在芯片处于低功耗状态运行时，GPIO电路仍然具有良好的耐压和防漏电性能。

电源比较和选择电路用于从第一供电电源以及第二供电电源输出的电平中选择较高的电平为过压和防漏处理电路供电。图4示出了本发明实施例提供的电源比较和选择电路的结构示意图。参照图4，在本发明实施例的一种实施方式中，电源比较和选择电路包括：第一PMOS管M1、第二 PMOS管M2以及第一电容C1。

M1的漏极与第一供电电源连接，M1的栅极与第二供电电源连接，M1 的源极分别与M1的衬底、M2的源极、M2的衬底、C1的第一端以及过压和防漏处理电路连接。M2的漏极与第二供电电源连接，M2的栅极与第一供电电源连接。C1的第二端接地。也将C1的第一端称为电源比较和选择电路的输出端。

M1和M2这两个PMOS管相当于两个开关，当芯片处于正常工作状态时，第一供电电源的电平要高于第二供电电源的电平，从而M1导通，M2截止，输出电平等于第一供电电源电平；当芯片处于低功耗状态时，第一供电电源被关闭，第二供电电源的电平高过第一供电电源的电平，从而M2导通， M1截止，输出电平等于第二供电电源电平。

IO电路是指完成GPIO电路正常的输入输出功能所需的一组电路，即将逻辑单元的输出信号输出至垫片，以及将垫片的输入信号输入至逻辑单元。图5示出了本发明实施例提供的IO电路的示意图。参照图5，在本发明实施例的一种实施方式中，IO电路包括：输出驱动级、输出预驱动级、输入级以及上下拉电阻。

其中，输出驱动级用于完成信号输出的功能，具有较强的驱动能力。输出预驱动级用于完成信号的逻辑电平的变换以及信号的放大和增强功能，输出预驱动级主要由放大电路构成，其电路结构属于常规设计，不是本发明的改进内容，这里不进行详细阐述。输入级用于完成信号逻辑的识别以及信号的逻辑电平的变换功能，输入级主要由放大电路构成，其电路结构属于常规设计，不是本发明的改进内容，这里不进行详细阐述。上下拉电阻通常根据芯片的规格所确定。

过压和防漏处理电路用于防止IO电路在GPIO引脚上为高电平时发生过压或漏电，即在不影响GPIO电路正常功能的前提下，保证IO电路中的每个MOS管的工作电压都在工艺要求范围内，并且GPIO引脚(或垫片上) 处于高电平时，不会发生向芯片内的漏电。

图6示出了本发明实施例提供的过压和防漏处理电路的功能构成图。参照图6，过压和防漏处理电路包括四个主要部分，分别用于对IO电路中输出驱动级、输出预驱动级、输入级以及上下拉电阻进行过压和防漏处理。具体而言，过压和防漏处理电路包括：第一处理电路、第二处理电路、第三处理电路、第四处理电路、第五处理电路以及第六处理电路，其中，输出驱动级的处理电路包括第二处理电路、第三处理电路以及第四处理电路，输出预驱动级的处理电路为第一处理电路，输入级的处理电路为第五处理电路，上下拉电阻的处理电路为第六处理电路。

继续参照图5，输出驱动级包括：第三PMOS管M3、第四PMOS管M4、第一NMOS管M5以及第二NMOS管M6，同时在图5中用节点1－6(小圆圈+ 数字)标记了第一处理电路至第六处理电路的位置。

M3的漏极与第一供电电源连接，M3的栅极经第一处理电路与输出预驱动级连接，M3的源极与M4的漏极连接，M3的衬底分别与M4的衬底以及第二处理电路连接。M4的栅极与第三处理电路连接，M4的源极分别与 M5的漏极以及垫片连接。M5的栅极与第四处理电路连接，M5的源极与 M6的漏极连接，M5的衬底分别与M6的衬底以及M6的源极连接。M6的栅极与输出预驱动级连接，M6的源极接地。输出预驱动级与逻辑单元连接。输入级与逻辑单元连接，并经第五处理电路与垫片连接。上下拉电阻分别与第六处理电路以及垫片连接。

下面根据过压和防漏处理电路的四个主要功能模块，按照第二处理电路、第三处理电路、第四处理电路、第一处理电路、第五处理电路以及第六处理电路的顺序，全面介绍过压和防漏处理电路的结构和工作原理。

图7示出了本发明实施例提供的输出驱动级的PMOS管存在的寄生二极管的示意图。参照图7，对于节点2，由于MOS管固有的物理特性，垫片和节点2之间，第一供电电源和节点2之间，都存在正向的寄生二极管。因此需要对节点2设置合适的电平，以确保芯片在正常工作状态和低功耗工作状态时，都不会发生寄生二极管正向导通而导致漏电，具体可由第二处理电路实现。

图8示出了本发明实施例提供的第二处理电路的示意图。参照图8，在本发明实施例的一种实施方式中，第二处理电路包括：第七PMOS管M7、第八PMOS管M8、第四NMOS管M9、第九PMOS管M10、第五NMOS管M11、第六NMOS管M12以及第一电阻R1。

其中，M7的漏极与垫片、R1的第一端以及M2的源极连接，M7的栅极分别与M9的栅极、M10的栅极、M8的漏极、电源比较和选择电路的输出端以及M11的栅极连接，M7的源极分别与M7的衬底、M8的源极、M8的衬底、M3的衬底(节点2)以及M10的衬底连接。M8的栅极分别与M9的漏极、M10的源极以及M11的漏极连接。M9的源极分别与R1的第二端以及 M10的漏极连接，M9的衬底接地。M11的源极与M12的漏极连接，M11的衬底分别与M12的栅极、M12的源极以及M12的衬底连接。M12的栅极接地。

M7和M8构成的开关组，对电源比较和选择电路的输出电平和垫片上的电平进行比较，以使节点2的电平始终等于二者之间的较大值。寄生二极管始终处于反偏状态，不会发生漏电。M9和M10构成CMOS开关，与M11 和M12构成的cascodeNMOS形成高阻性分压，分压节点接到M8的栅极，当电源比较和选择电路的输出电平和垫片上的电平比较接近时，依然可以确保M8正常导通，降低节点2电平的源阻抗，使电路工作更加可靠。

在垫片上为高压状态(如5V)时，由于M9和M10的栅极电压一定是第一电平(如3.3V)或者第二电平(如1.8V)其中一个，所以M9和M10 本身不会发生过压。M11和M12构成cascode结构，对M11端出现的高压进行高阻分压，也不会过压。M7和M8也有类似的机制，无论芯片处于何种工作状态，都确保MOS被有效的电平偏置，处于正常工作电压范围内。

R1用于保护M9和M10，防止垫片上的静电放电事件对M9和M10造成损害。

图9示出了本发明实施例提供的第三处理电路的示意图。参照图9，在本发明实施例的一种实施方式中，第三处理电路包括：第七NMOS管M13、第八NMOS管M14以及第十PMOS管M15。

其中，M13的漏极分别与M4的栅极(节点3)以及M15的漏极连接， M13的栅极分别与电源比较和选择电路的输出端以及M15的栅极连接， M13的源极与M14的漏极连接，M13的衬底分别与M14的源极以及M14的衬底连接。M14的栅极与逻辑单元连接，用于接收GPIO输出使能信号，M14 的源极接地。M15的源极分别与M4的源极以及垫片连接，M15的衬底与M3 的衬底(节点2)连接。GPIO输出使能信号由逻辑单元产生，一般包括打开和关闭两种情况。

当垫片上为高压状态(如5V)时，M15的栅极电压比垫片上的低，从而M15导通，节点3被偏置到和电平相同的电平，同时输出驱动级被关闭，由于输出驱动级是cascode结构的，所以输出驱动级的两个PMOS形成高阻分压，不会出现过压。此时M13和M14也是高阻分压，也不会存在过压。当GPIO电路处于正常工作状态(垫片上的电压正常)时，GPIO输出使能信号控制M14导通，节点3的栅极被拉到0V，输出驱动级被打开，可以正常输出。

图10示出了本发明实施例提供的第四处理电路的示意图。参照图10，在本发明实施例的一种实施方式中，第四处理电路为电源比较和选择电路，即电源比较和选择电路的输出端连接到M5的栅极(节点4)。

当垫片上为高压状态(如5V)时，输出驱动级的cascodeNMOS形成高阻分压，两个NMOS都不会过压。

图11示出了本发明实施例提供的第一处理电路的示意图。参照图11，在本发明实施例的一种实施方式中，第一处理电路包括第五PMOS管M16、第三NMOS管M17以及第六PMOS管M18。

其中，M16的漏极分别与输出预驱动级以及M17的源极连接，M16的栅极与逻辑单元连接，用于接收GPIO输出使能信号，M16的源极分别与 M17的漏极、M3的栅极以及M18的漏极连接，M16的衬底与M3的衬底(节点2)连接。M17的栅极与逻辑单元连接，用于接收GPIO输出使能信号， M17的衬底接地。M18的源极分别与电源比较和选择电路的输出端以及M18 的衬底连接，M18的栅极与逻辑单元连接，用于接收GPIO输出使能信号。

在输出预驱动级和输出驱动级之间，用M16和M17构成的CMOS开关隔离，将节点1用M18上拉到电源比较和选择电路的输出，M16和M17的栅极受GPIO输出使能信号控制。当垫片上为高压状态(如5V)时，输出使能关闭，M16和M17都截止，M18导通，节点1被偏置到电源比较和选择电路的输出电平，输出驱动级的PMOS被关闭。输出预驱动级的所有电路，都被M16和M17关断在里面，不会发生过压。当GPIO电路处于正常工作状态(垫片上的电压正常)时，M16和M17导通，M18截止，输出预驱动级的信号可以正常输出到输出驱动级。

图12示出了本发明实施例提供的第五处理电路的示意图。参照图12，在本发明实施例的一种实施方式中，第五处理电路包括：第十一PMOS管 M19、第九NMOS管M20、第十NMOS管M21、第二电阻R2、第十二PMOS管 M22以及第十三PMOS管M23。

其中，M19的漏极分别与输入级以及M20的源极连接，M19的栅极与逻辑单元连接，用于接收GPIO输入使能信号，M19的源极分别与M21的漏极以及M20的漏极连接，M19的衬底与M3的衬底(节点2)连接。M20的栅极与逻辑单元连接，用于接收GPIO输出使能信号，M20的衬底接地。M21 的栅极分别与M22的源极、M22的衬底、M23的源极以及M23的衬底连接， M21的源极与R2的第一端连接，M21的衬底接地。R2的第二端与垫片连接。 M22的漏极分别与逻辑单元以及M23的栅极连接，用于接收GPIO输入使能信号，M22的栅极分别与第二供电电源以及M23的漏极连接。GPIO输入使能信号由逻辑单元产生，一般包括打开和关闭两种情况。

M19和M20构成CMOS开关，其栅极受GPIO输入使能信号的控制。当垫片上为高压状态(如5V)时，M19和M20构成的CMOS开关被关断，整个输入级被隔离在里面，不会过压。M21和M19/M20构成的CMOS串联，在垫片上为高压时，输入使能关闭，M23导通，M21的栅极被偏置到第二供电电源电平，从而M21和M19/M20构成的CMOS串联形成高阻分压，保护 M19、M20、M21本身都处于正常工作电压范围。当GPIO电路处于正常工作状态(垫片上的电压正常)时，输入使能打开，M22导通，M21的栅极被偏置到第一供电电源电平(GPIO输入使能信号此时为第一供电电源电平)， M19、M20、M21导通，垫片上的信号可以正常输入到输入级。

图13示出了本发明实施例提供的第六处理电路的示意图。参照图13，在本发明实施例的一种实施方式中，上下拉电阻R4包括：上拉电阻R3以及下拉电阻R4。

其中，R3的第一端与垫片以及R4的第一端连接。

第六处理电路包括：第十四PMOS管M24、第十一NMOS管M25、第十二NMOS管M26以及第十三NMOS管M27。

M24的漏极与第一供电电源连接，M24的栅极与逻辑单元连接，用于接收GPIO上拉使能信号，M24的源极与M25的漏极连接，M24的衬底与M3 的衬底(节点2)连接。M25的栅极分别与电源比较和选择电路的输出端以及M26的栅极连接，M25的源极与R3的第二端连接，M25的衬底接地。 M26的漏极与R4的第二端连接，M26的源极与M27的漏极连接，M26的衬底分别与M27的源极以及M27的衬底连接。M27的栅极与逻辑单元连接，用于接收GPIO下拉使能信号，M27的源极接地。

R3，M25，M24构成上拉电阻路径，R4，M26，M27构成下拉电阻路径。当垫片上为高压状态(如5V)时，由逻辑单元控制上拉和下拉都不使能，即M24和M27都处于截止状态，由于M25是nativeNMOS，它的栅极被偏置到电源比较和选择电路的输出电平，M25和M24形成了高阻分压，无论第一供电电源是第一电平(如3.3V)还是0V，M24的源极处的电压以及 M26源极处的电压都不会超过第一电平，M24、M26、M27都不会过压。当 GPIO电路处于正常工作状态(垫片上的电压正常)时，如果上拉被使能， M24导通，M25也是导通的，上拉生效。如果下拉被使能，M27导通，M26 也是导通的，下拉生效。

综上所述，本发明实施例提供的GPIO电路，在过压和防漏处理电路中，大量采用cascode NMOS以及cascode PMOS结构进行分压，同时设计了第一至第六处理电路，有效避免了MOS管过压和漏电。在电源比较与选择电路中，在第一供电电源和第二供电电源之间自动选择，使得过压和防漏处理电路始终有可靠的非零电平可用，确保其防止过压和漏电的功能能够始终保持有效。在图12中，利用native NMOS和CMOS串联在输入路径，解决输入级的过压问题，同时不影响IO电路正常工作。在图13中，利用 native NMOS和PMOS串联在上拉电阻路径，保护上拉控制开关不发生过压。

该GPIO电路在GPIO引脚上为高电平时也不容易发生过压，能够有效保护IO电路中的MOS管的安全性，有利于改善芯片的可靠性，延长其使用寿命。经实际测试，该GPIO电路至少能够耐受GPIO引脚上5V的电压，这一电压值远超过普通MOS管可以忍受的工作电压的高值3.6V。

第二实施例

本发明实施例还提供一种芯片，该芯片包括逻辑单元以及GPIO引脚， GPIO引脚与芯片的逻辑单元之间通过第一实施例提供的GPIO电路连接。具体地，GPIO电路的IO电路分别与逻辑单元以及GPIO引脚对应的垫片连接。关于芯片的具体结构可以参考图1，但需要指出的是，图1中示出了多个GPIO引脚以及对应的GPIO电路，这些GPIO电路并非全部要采用本发明实施例提供的GPIO电路，只要其中任意一个GPIO电路采用本发明实施例提供的GPIO电路，则该芯片均属于本发明所要保护的范围。此外，该芯片的具体类型不作限定，例如可以是计算机芯片，也可以是嵌入式设备或者其他电子设备的芯片。

可以理解的，由于该芯片采用了本发明实施例提供的GPIO电路，因此其耐压性能以及防漏电性能均较好，工作稳定可靠，适用范围广，使用寿命长。

显然，本发明的上述实施例仅仅是为了清楚说明本发明所作的举例，而并非是对本发明的实施方式的限定。对于所属领域的普通技术人员来说，在上述说明的基础上还可以做出其它不同形式的变化或变动。这里无需也无法对所有的实施方式予以穷举。凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明权利要求的保护范围之内。

Claims (10)

1.一种GPIO电路，其特征在于，所述GPIO电路分别连接芯片的逻辑单元以及GPIO引脚，所述GPIO电路包括：第一供电电源、第二供电电源、电源比较和选择电路、IO电路以及过压和防漏处理电路；

所述第一供电电源在所述芯片处于正常工作状态时输出第一电平，所述第一供电电源在所述芯片处于低功耗工作状态时输出零电平；

所述第二供电电源输出第二电平，所述第二电平低于所述第一电平；

所述电源比较和选择电路分别与所述第一供电电源、所述第二供电电源以及所述过压和防漏处理电路连接，用于从所述第一供电电源以及所述第二供电电源输出的电平中选择较高的电平为所述过压和防漏处理电路供电；

所述IO电路分别与所述过压和防漏处理电路、所述GPIO引脚对应的垫片以及所述逻辑单元连接，用于将所述逻辑单元的输出信号输出至所述垫片，以及将所述垫片的输入信号输入至所述逻辑单元；

所述过压和防漏处理电路用于防止所述IO电路在所述GPIO引脚上为高电平时发生过压或漏电。

2.根据权利要求1所述的GPIO电路，其特征在于，所述电源比较和选择电路包括：第一PMOS管、第二PMOS管以及第一电容；

所述第一PMOS管的漏极与所述第一供电电源连接，所述第一PMOS管的栅极与所述第二供电电源连接，所述第一PMOS管的源极分别与所述第一PMOS管的衬底、所述第二PMOS管的源极、所述第二PMOS管的衬底、所述第一电容的第一端以及所述过压和防漏处理电路连接；

所述第二PMOS管的漏极与所述第二供电电源连接，所述第二PMOS管的栅极与所述第一供电电源连接；

所述第一电容的第二端接地。

3.根据权利要求1或2所述的GPIO电路，其特征在于，所述IO电路包括：输出驱动级、输出预驱动级、输入级以及上下拉电阻；

所述输出驱动级包括：第三PMOS管、第四PMOS管、第一NMOS管以及第二NMOS管；

所述过压和防漏处理电路包括：第一处理电路、第二处理电路、第三处理电路、第四处理电路、第五处理电路以及第六处理电路；

所述第三PMOS管的漏极与所述第一供电电源连接，所述第三PMOS管的栅极经所述第一处理电路与所述输出预驱动级连接，所述第三PMOS管的源极与所述第四PMOS管的漏极连接，所述第三PMOS管的衬底分别与所述第四PMOS管的衬底以及所述第二处理电路连接；

所述第四PMOS管的栅极与所述第三处理电路连接，所述第四PMOS管的源极分别与所述第一NMOS管的漏极以及所述垫片连接；

所述第一NMOS管的栅极与所述第四处理电路连接，所述第一NMOS管的源极与所述第二NMOS管的漏极连接，所述第一NMOS管的衬底分别与所述第二NMOS管的衬底以及所述第二NMOS管的源极连接；

所述第二NMOS管的栅极与所述输出预驱动级连接，所述第二NMOS管的源极接地；

所述输出预驱动级与所述逻辑单元连接；

所述输入级与所述逻辑单元连接，并经所述第五处理电路与所述垫片连接；

所述上下拉电阻分别与所述第六处理电路以及所述垫片连接。

4.根据权利要求3所述的GPIO电路，其特征在于，所述第一处理电路包括第五PMOS管、第三NMOS管以及第六PMOS管；

所述第五PMOS管的漏极分别与所述输出预驱动级以及所述第三NMOS管的源极连接，所述第五PMOS管的栅极与所述逻辑单元连接，用于接收GPIO输出使能信号，所述第五PMOS管的源极分别与所述第三NMOS管的漏极、所述第三PMOS管的栅极以及所述第六PMOS管的漏极连接，所述第五PMOS管的衬底与所述第三PMOS管的衬底连接；

所述第三NMOS管的栅极与所述逻辑单元连接，用于接收所述GPIO输出使能信号，所述第三NMOS管的衬底接地；

所述第六PMOS管的源极分别与所述电源比较和选择电路以及所述第六PMOS管的衬底连接，所述第六PMOS管的栅极与所述逻辑单元连接，用于接收所述GPIO输出使能信号。

5.根据权利要求3所述的GPIO电路，其特征在于，所述第二处理电路包括：第七PMOS管、第八PMOS管、第四NMOS管、第九PMOS管、第五NMOS管、第六NMOS管以及第一电阻；

所述第七PMOS管的漏极与所述垫片、所述第一电阻的第一端以及所述第四PMOS管的源极连接，所述第七PMOS管的栅极分别与第四NMOS管的栅极、所述第九PMOS管的栅极、所述第八PMOS管的漏极、所述电源比较和选择电路以及所述第五NMOS管的栅极连接，所述第七PMOS管的源极分别与所述第七PMOS管的衬底、所述第八PMOS管的源极、所述第八PMOS管的衬底、所述第三PMOS管的衬底以及所述第九PMOS管的衬底连接；

所述第八PMOS管的栅极分别与所述第四NMOS管的漏极、所述第九PMOS管的源极以及所述第五NMOS管的漏极连接；

所述第四NMOS管的源极分别与所述第一电阻的第二端以及所述第九PMOS管的漏极连接，所述第四NMOS管的衬底接地；

所述第五NMOS管的源极与所述第六NMOS管的漏极连接，所述第五NMOS管的衬底分别与所述第六NMOS管的栅极、所述第六NMOS管的源极以及所述第六NMOS管的衬底连接；

所述第六NMOS管的栅极接地。

6.根据权利要求3所述的GPIO电路，其特征在于，所述第三处理电路包括：第七NMOS管、第八NMOS管以及第十PMOS管；

所述第七NMOS管的漏极分别与所述第四PMOS管的栅极以及所述第十PMOS管的漏极连接，所述第七NMOS管的栅极分别与所述电源比较和选择电路以及所述第十PMOS管的栅极连接，所述第七NMOS管的源极与所述第八NMOS管的漏极连接，所述第七NMOS管的衬底分别与所述第八NMOS管的源极以及所述第八NMOS管的衬底连接；

所述第八NMOS管的栅极与所述逻辑单元连接，用于接收GPIO输出使能信号，所述第八NMOS管的源极接地；

所述第十PMOS管的源极分别与所述第四PMOS管的源极以及所述垫片连接，所述第十PMOS管的衬底与所述第三PMOS管的衬底连接。

7.根据权利要求3所述的GPIO电路，其特征在于，所述第四处理电路为所述电源比较和选择电路。

8.根据权利要求3所述的GPIO电路，其特征在于，所述第五处理电路包括：第十一PMOS管、第九NMOS管、第十NMOS管、第二电阻、第十二PMOS管以及第十三PMOS管；

所述第十一PMOS管的漏极分别与所述输入级以及所述第九NMOS管的源极连接，所述第十一PMOS管的栅极与所述逻辑单元连接，用于接收GPIO输入使能信号，所述第十一PMOS管的源极分别与所述第十NMOS管的漏极以及所述第九NMOS管的漏极连接，所述第十一PMOS管的衬底与所述第三PMOS管的衬底连接；

所述第九NMOS管的栅极与所述逻辑单元连接，用于接收所述GPIO输出使能信号，所述第九NMOS管的衬底接地；

所述第十NMOS管的栅极分别与所述第十二PMOS管的源极、所述第十二PMOS管的衬底、所述第十三PMOS管的源极以及所述第十三PMOS管的衬底连接，所述第十NMOS管的源极与所述第二电阻的第一端连接，所述第十NMOS管的衬底接地；

所述第二电阻的第二端与所述垫片连接；

所述第十二PMOS管的漏极分别与所述逻辑单元以及所述第十三PMOS管的栅极连接，用于接收所述GPIO输入使能信号，所述第十二PMOS管的栅极分别与所述第二供电电源以及所述第十三PMOS管的漏极连接。

9.根据权利要求3所述的GPIO电路，其特征在于，所述上下拉电阻包括：上拉电阻以及下拉电阻；

所述上拉电阻的第一端与所述垫片以及所述下拉电阻的第一端连接；

所述第六处理电路包括：第十四PMOS管、第十一NMOS管、第十二NMOS管以及第十三NMOS管；

所述第十四PMOS管的漏极与所述第一供电电源连接，所述第十四PMOS管的栅极与所述逻辑单元连接，用于接收GPIO上拉使能信号，所述第十四PMOS管的源极与所述第十一NMOS管的漏极连接，所述第十四PMOS管的衬底与所述第三PMOS管的衬底连接；

所述第十一NMOS管的栅极分别与所述电源比较和选择电路以及所述第十二NMOS管的栅极连接，所述第十一NMOS管的源极与所述上拉电阻的第二端连接，所述第十一NMOS管的衬底接地；

所述第十二NMOS管的漏极与所述下拉电阻的第二端连接，所述第十二NMOS管的源极与所述第十三NMOS管的漏极连接，所述第十二NMOS管的衬底分别与所述第十三NMOS管的源极以及所述第十三NMOS管的衬底连接；

所述第十三NMOS管的栅极与所述逻辑单元连接，用于接收GPIO下拉使能信号，所述第十三NMOS管的源极接地。

10.一种芯片，其特征在于，包括逻辑单元以及GPIO引脚，所述GPIO引脚与所述芯片的逻辑单元之间通过权利要求1－9中任一项所述的GPIO电路连接。