CN111624903A - 处理系统、对应装置及对应方法 - Google Patents

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Abstract

本公开的实施例涉及处理系统、对应装置及对应方法。集成电路包括耦合到参考时钟信号节点的时钟控制电路以及包括电压调节器、数字电路和模拟电路的多个电路。电压调节器在操作中提供经调节的电压。时钟控制电路在操作中生成系统时钟。输入/输出接口电路装置被耦合到多个电路和共用输入/输出节点。输入/输出接口电路装置在操作中将多个电路中的一个电路选择性地耦合到共用输入/输出节点。

Description

处理系统、对应装置及对应方法
技术领域
本说明书涉及具有嵌入式处理系统的集成电路。
背景技术
在针对通用应用的处理电路(例如，诸如STM32微控制器的微控制器或片上系统(SoC))中，晶体振荡器(或者内部放置在微控制器芯片上或者外部放置)用于稳定且精确地生成频率。这要求微控制器有能力根据需要特别是向外部晶体振荡器提供经调节的电源。
但是，微控制器通常还具有诸如低功率操作和减少封装引脚计数的要求(例如，这要求使用通用输入/输出节点而不是专用节点)，以节省封装引脚计数并根据应用需求来驱动这种通用输入/输出节点。
在这种微控制器中提供内部电压调节器的已知公开提供了微控制器的封装引脚专用于内部经调节的电源和外部晶体振荡器之间的功率连接。但是，因为这无法以牺牲GPIO开发的灵活性为代价来获得，所以需要添加专用节点，从而允许覆盖通用市场中的不同应用。
因此，对于那些不需要外部晶体振荡器的微控制器应用以及不需要向外部晶体振荡器馈送经调节的电源的应用以及在特定的时间窗期间使用从微控制器接收经调节的功率的外部晶体振荡器的那些应用，可能出现专用引脚不可用的情况。
发明内容
尽管在该领域中进行了广泛的活动，但是期望改进的公开以在不会引起过于复杂(并且对应地昂贵)的布置的情况下，提供合理水平的安全性。
一个或多个实施例提供了具有所附权利要求中阐述的特征的电路。
一个或多个实施例可以涉及对应的装置(例如，诸如基于微控制器的消费产品(例如，家用电器)的消费产品)和对应的方法。
权利要求形成本文关于实施例提供的技术教导的组成部分。
一个或多个实施例提供了可在不改变引脚计数的情况下提供经调节的电压输出，这确定了在不影响封装的情况下减小了电路板的BoM(物料清单)的减少。
一个或多个实施例还提供了GPIO灵活性，因为可以处理具有或不具有外部振荡器的应用、带有具有或不具有来自处理电路的经调节的电压的外部振荡器的应用，而不需要不同的封装或特定的封装选项。
在一些实施例中，处理系统包括：振荡器管理电路，该振荡器管理电路向所述微控制器中的时钟控制器提供振荡器信号，从而生成系统时钟，这种振荡器管理电路至少包括用于耦合外部晶体振荡器的节点；内部电压调节器，该内部电压调节器被耦合至数字电压供应节点来提供经调节的功率作为输出；通用输入/输出电路(GPIO)，其包括在通用输入/输出控制器的控制下由微控制器的多个模拟电路经由相应模拟链路共享模拟电路、由也在通用输入/输出控制器的控制下操作的微控制器的多个数字电路共享的数字输入输出电路，所述模拟电路和数字电路耦合到共用输入/输出节点。
在一些实施例中，集成电路包括：在操作中生成系统时钟的时钟控制电路，时钟控制电路被耦合到参考时钟信号节点；多个电路，其包括在操作中提供经调节的电压的电压调节器、数字电路和模拟电路；以及输入/输出接口电路装置，其被耦合到多个电路和共用输入/输出节点，其中输入/输出接口电路装置在操作中将多个电路中的一个电路选择性地耦合到共用输入/输出节点。
在一些实施例中，系统包括：处理器系统和耦合到处理器系统的时钟控制电路的晶体振荡器。处理器系统包括：在操作中生成系统时钟的时钟控制电路，时钟控制电路被耦合到参考时钟信号节点；多个电路，其包括在操作中提供经调节的电压的电压调节器、数字电路和模拟电路的多个电路；以及输入/输出接口电路装置，其被耦合到多个电路和共用输入/输出节点，其中输入/输出接口电路装置在操作中将多个电路中的一个电路选择性地耦合到共用输入/输出节点。
在一些实施例中，方法包括：由集成电路的时钟控制电路生成系统时钟；以及将多个电路中的一个电路选择性地耦合到共用输入/输出节点，多个电路包括在操作中提供经调节的电压的电压调节器、数字电路和模拟电路；其中当共用输入/输出节点耦合到晶体振荡器的输入节点时，电压调节器耦合到共用输入/输出节点。
一个或多个实施例可以应用于针对通用应用的微控制器或片上系统(SoC)布置。
附图说明
现在将参考附图仅通过示例的方式来描述一个或多个实施例，其中：
图1是根据实施例的一个示例系统的框图；
图2是根据变型实施例的一个示例系统的框图；
图3是一个示例配置中的图1的系统的框图；以及
图4是一个示例配置中的图1的系统的框图。
具体实施方式
在随后的描述中，说明了一个或多个具体细节，旨在提供对本说明书的实施例的示例的深入理解。可以在没有一个或多个特定细节的情况下或者利用其他方法、组件、材料等来获得实施例。在其他情况下，没有详细说明或描述已知的结构、材料或操作，使得实施例的某些方面将不被遮盖。
在本说明书的框架中对“实施例”或“一个实施例”的引用旨在指示相对于实施例描述的特定配置、结构或特性被包括在至少一个实施例中。因此，可以在本说明书的一个或多个点中出现的诸如“在实施例中”或“在一个实施例中”的短语不一定指代同一实施例。此外，在一个或多个实施例中，可以以任何适当的方式来对特定的构型、结构或特性进行组合。
本文中使用的参考标号仅出于方便起见而提供，并且因此未限定保护的程度或实施例的范围。
图1的框图是部分示出的处理系统10(特别地，通用微控制器)的示例。具体地，包括中央处理电路的核未被示出，并且由与表示这种中央处理电路的附图标记30交换的信号来指示。利用附图标记11指示振荡器控制电路11。这种振荡器管理电路11是可以耦合到外部晶体振荡器50来获得频率基准Xosc_ref并将外部振荡器时钟信号Xosc_clk提供给时钟控制器13的电路。
如所提到的，处理系统10的中央处理电路30(在图1中以附图标记30示意性地示出)借助程序寄存器131来命令时钟控制器13的控制逻辑132。时钟控制器13的控制逻辑132被配置为向接收多个时钟信号的多路复用器133发布选择信号CS，以选择用于处理系统10的系统时钟sys_clk，多个时钟信号包括外部振荡器时钟信号Xosc_clk和来自其他源clk_srcs的其他时钟信号。这种控制逻辑132还被配置为在中央处理电路30的控制下发布包括握手信号的时钟控制信号，握手信号包括：使能外部时钟信号Xosc_clk、以及用于与振荡器控制电路11进行通信的就绪外部时钟信号Xosc_clk_ready、以及用于控制外部振荡器50被振荡器控制电路11启用和禁用的外部振荡器使能信号Xosc_en。
根据本公开的一个方面，控制逻辑132还被配置为在CPU 30的控制下发布外部振荡器功率使能信号ext_Xosc_pwr_en，外部振荡器功率使能信号ext_Xosc_pwr_en使得能够将处理系统10的芯片的功率提供给外部振荡器50(如果存在)。如下更详细地描述，外部振荡器功率使能信号ext_Xosc_pwr_en对开关的控制比特执行门控，从而使得能够对外部振荡器50供电。
为此，在图1中以虚线示出了外部晶体振荡器50来指示这种外部晶体振荡器50可以耦合或不耦合至处理系统10(如下图4的配置中所示)。特别地，处理系统10包括用于输出频率基准Xosc_ref和输入控制电路11的命令的两个节点P1和P2(例如，引脚、焊盘、端子等)，振荡器控制电路11因此耦合到该两个节点P1和P2。如果晶体振荡器由微控制器内部实现，则节点P1和P2通常用于耦合外部石英。在本公开的情况下，利用外部晶体振荡器，不连接石英，并且节点P1或P2之间的一个节点用于将由外部振荡器50生成的时钟Xosc_ref输入到微控制器中。
处理系统10然后包括内部电压调节器12，内部电压调节器12耦合到第三节点P3，数字电压源VDD可以在第三节点P3上耦合并且配置为向处理电路10的电路输出经调节的电功率Vreg。
然后在处理系统10内提供包括模拟电路14a的通用输入/输出电路(GPIO)14。通常，模拟电路14a可以在通用输入/输出控制器15的控制下由处理系统11的多个模拟电路40a经由相应的模拟链路共享，这使得能够将期望的链路选择性地耦合到共轨(commonrail)14c，然后通过控制链路上的相应开关耦合到共用输入/输出节点P4。
通用输入/输出电路14因此可以包括将多个模拟电路40a连接到相同的GPIO的硬件能力，从而允许从不同的内部源访问相同的外部目标。为此，可以借助嵌入在GPIO中的专用模拟开关141(例如，与GPIO连接的每个模拟电路的一个专用模拟开关)来获得对GPIO内共享路径的访问。这些开关141可以通过来自数字逻辑(例如，与模拟电路40a相关联的控制15)的数字使能信号analog_en来控制，从而允许或拒绝与某个电路有关的模拟信号向由通用输入/输出电路14处理的输出节点(例如，节点P4)的传输。
可以通过在嵌入式核(例如，CPU 30)上运行的软件来实现这些多个可能的连接之间的电争用规避。这可以根据某些选定的应用来配置产品，使得一个或多个模拟电路40a和某个GPIO电路(例如，共轨14c和共用节点P4)之间能够适当耦合。
通用输入/输出电路14还包括数字输入输出电路14b，数字输入输出电路14b也由处理电路10的多个数字电路40b共享，多个数字电路40b还用于在通用输入/输出控制器15的控制下访问通用输入/输出电路14。数字电路143包括数字输入电路装置143和数字输出电路装置142，特别是针对数字信号的输入和输出缓冲器。这种模拟电路14a和数字电路14b均借助共轨14c耦合到共用输入/输出节点P4。
在图1中，示出了通用输入/输出控制器15向模拟电路14a提供模拟使能信号analog_en，作为模拟开关141的控制信号，模拟开关141被耦合至电压调节器12的提供经调节的电压Vreg的输出。在模拟开关141的下游，对应模拟链路耦合到轨道14c/节点P4。通用输入/输出控制器15还被配置为分别在数字输入电路装置143和数字输出电路装置142与数字电路40b之间交换数字输入信号dig_in和数字输出信号dig_out，从而还将数字控制信号(例如，数字输入使能信号dig_in_en和数字输出使能信号dig_out_en)分别提供给数字输入电路装置143和数字输出电路装置142来启用/禁用这种电路装置(例如，使得处于接通/关断操作状态)。
通用输入/输出控制器15被配置为在CPU 30的控制下操作上述功能并发布上述信号。
在图1中，还示出了表示一个或多个外部目标电路60的框，一个或多个外部目标电路60可以耦合到处理系统10。它们以虚线示出，从而指示根据应用它们可以存在或不存在且可以耦合或不耦合到处理系统10。
在图3中，示出了当存在外部晶体振荡器50但其由芯片外供电(例如，没有通过处理电路10的功率调节器12来供电)时的处理系统10的配置。如图3所示，外部晶体振荡器50的电源输入VXosc耦合到外部电源Vext。
在该情况下，通用输入/输出控制器15向模拟使能信号analog_en提供具有例如逻辑高值的值，模拟使能信号analog_en关断(例如，断开)模拟开关141。数字输入使能dig_in_en和数字输出使能信号dig_out_en由GPIO控制器15提供，以在数字电路40b需要数字输入时使得数字输入电路装置143接通而数字输出电路装置142关断，而在需要数字输出时使得数字输入电路装置143关断而数字输出电路装置142接通，从而避免争用共享节点P4。因此可以与外部目标电路60交换数字数据。
然后在图4中示出了当存在外部晶体振荡器50并在芯片上通过处理系统10的功率调节器12向例如功率输入VXosc供电(例如，电源被输送到振荡器50)时的处理系统10的配置。
在该情况下，通用输入/输出控制器15提供模拟使能信号analog_en，模拟使能信号analog_en可以接通或关断(例如，闭合或断开)模拟开关141。以这种方式，当使能信号analog_en为接通(ON)时，功率调节器12的经调节的功率Vreg可以允许到达共享节点P4，外部振荡器50耦合到该共享节点P4。通用输入/输出控制器15向数字输入使能dig_in_en和数字输出使能dig_out_en信号提供确定数字输入电路装置143和数字输出电路装置142关断的值，从而避免争用共享节点P4。在这种情况下，不能与外部目标电路60交换数字数据。
在该配置中，软件使能信号analog_en(例如，开关控制信号)由控制逻辑132根据节点配置或模式发布的外部振荡器功率使能信号ext_Xosc_pwr_en进行门控：
1.在模拟模式下，其中例如对于外部振荡器50，功率连接在共享节点P4上可用，外部振荡器功率使能信号ext_Xosc_pwr_en为ON，例如使得使能信号analog_en能够被传播到开关141；
2.在数字模式下，其中可以在共享节点P4上连接数字电路40b，外部振荡器功率使能信号ext_Xosc_pwr_en为关断(OFF)，因此不传播使能信号analog_en，并且GPIO电路14的数字电路14b可以访问共享节点P4，数字输入使能dig_in_en和数字输出使能dig_out_en信号然后由通用输入/输出控制器15根据相关应用的要求进行驱动。
这里观察到，本文所述的公开内容允许以受控方式借助相同的共享节点P4来驱动功率或数字输入/输出。在以模拟模式配置的同一共享节点P4上，再次在GPIO控制器块的数字控制(例如以下参考图2类似地示出的analog_en1、analog_en2)的监督下，不同的模拟信号可以连接到外部模拟电路，从而与外部振荡器调节的功率共享相同的链路。
因此，提供了门控功率使能信号(例如，由ext_Xosc_pwr_en门控的analog_en)来控制专用于功率耦合的模拟开关141。
在图2中，示出了处理系统(由10’指示)的一个实施例，其中提供了振荡器管理电路11'，振荡器管理电路11'包括内部电压调节器12'，内部电压调节器12'耦合到数字电源引脚P3并且提供经调节的功率Vreg作为输出，经调节的功率Vreg被馈送到通用输入/输出电路14。然而，在这种情况下使用111指示的模拟开关被串联放置在内部电压调节器12'的输出上，内部电压调节器12'也集成在振荡器控制电路11′内。振荡器控制电路11'可以是被适配用于图2的配置的、嵌入了用于RF通信的晶体振荡器电路装置的任何振荡器控制电路(例如，已设计有集成电压调节器和开关的核)。这种电路装置可以与嵌入这种振荡器控制电路的微控制器共享。
在模拟开关111的下游，链路直接连接到共享节点P4。然后，以与图1和图3的模拟使能信号analog_en相同的方式，由通用输入/输出控制器15的第一模拟使能信号analog_en1控制模拟开关111。换言之，在该实施例中，模拟开关111位于振荡器控制电路11'中，而不位于通用输入/输出电路14中。在一些实施例中，电压调节器12'和模拟开关111中的一个或多个可以与振荡器控制电路11'分离。
如图2所示，模拟电路14a包括开关141'，开关141'可以由使能模拟使能信号analog_en2控制，以使得模拟电路40a(为简单起见未示出)能够耦合到共用节点P4。类似于数字电路14b控制信号，当第一模拟使能信号analog_en1将开关111控制为接通，使得功率耦合到振荡器50时，使能模拟使能信号analog_en2将开关141'控制为关断。当第一模拟使能信号analog_en1将开关111控制为关断状态(可能由外部振荡器功率使能信号ext_Xosc_pwr_en进行门控，从而使得开关111处于关断状态)时，开关141'和可能存在的数字电路14b的电路的其他模拟开关的状态由控制器15根据应用需求和CPU 30的命令来驱动。
本公开提供的优点在于，从处理电路(例如，微控制器或SoC)、内部电压调节器到片外晶体振荡器的经调节的功率无需为此目的添加专用节点。这保留了GPIO开发的灵活性，以覆盖通用市场中的不同应用。
这通过软件和硬件控制的组合来获得，该组合允许在内部电压调节器的功率连接与其他微控制器嵌入式IP的数字/模拟连接之间共享同一节点；该控制逻辑通过适当地控制通用输入/输出(GPIO)、确保在共享节点上不发生争用/短路，从而根据软件/硬件配置，实现所需的功能。更具体地，功率耦合或连接借助微控制器GPIO提供的模拟输入进行路由。
本公开因此提供了软件控制比特(analog_en或analog_en1)来启用/禁用针对外部晶体振荡器的功率连接。
本公开还提供了根据所需的节点配置(例如，针对功率连接的模拟模式和数字模式)，数字控制逻辑(例如，逻辑132)对这种晶体振荡器Xosc功率使能(例如，软件控制比特)进行门控。
因此，一个或多个实施例可以因此提供处理系统，特别是针对通用应用或SoC的微控制器，包括：
1.振荡器控制器电路，其例如向所述处理系统中包括的时钟控制器13提供振荡器信号(例如，Xosc_cl)，生成系统时钟，这种振荡器控制器电路至少包括用于耦合外部晶体振荡器的节点；
2.耦合到数字电压供应节点的内部电压调节器(振荡器控制器11内的电压调节器12或电压调节器12')，数字电压供应节点提供经调节的功率作为输出；
3.耦合到共用输入/输出节点的通用输入/输出电路(GPIO)，其包括：
a)模拟电路，其包括至少一个开关，该至少一个开关被配置为在通用输入/输出控制器的控制下将处理系统的至少一个模拟链路耦合到所述共用输入/输出节点；以及
b)数字输入输出电路，其包括输入数字电路装置和输出数字电路装置，输入数字电路装置和输出数字电路装置耦合到共用输入/输出节点，并在所述通用输入/输出控制器的控制下由处理系统的多个数字电路共享，
其中所述系统包括功率耦合模拟开关，功率耦合模拟开关被配置为在由通用输入/输出控制器发布的控制信号下将经调节的功率选择性地耦合到所述共用输入/输出节点。
在一个或多个实施例中，通用输入/输出控制器被配置为基于由时钟控制器的控制逻辑发布的外部振荡器功率使能信号来控制所述开关。
在一个或多个实施例中，外部晶体振荡器借助其信号输出耦合到用于耦合外部晶体振荡器的所述至少一个节点，并且借助其电源输入耦合到所述共用输入/输出节点，并且控制逻辑被配置为发布外部振荡器功率使能信号，使得所述通用输入/输出控制器能够发布控制信号来闭合所述模拟开关并向所述数字输入输出电路的所述输入数字电路装置和输出数字电路装置发布禁用信号。
在一个或多个实施例中，外部晶体振荡器借助其信号输出耦合到用于耦合外部晶体振荡器的所述至少一个节点，并且借助其电源输入耦合到外部电压源，并且控制逻辑被配置为发布外部振荡器功率使能信号，使得所述通用输入/输出控制器能够发布控制信号来闭合所述模拟开关，并发布相应的使能信号来输入或输出到所述数字输入输出电路的所述输入数字电路装置和输出数字电路装置。
在一个或多个实施例中，所述模拟开关(例如，141)被包括在通用输入/输出电路中(电路14中，其中模拟开关也可以是在不同模拟链路上操作的许多开关之一)。
在一个或多个实施例中，所述模拟开关(例如，开关111)被包括在振荡器控制器电路中，并且通用输入/输出被配置为向在模拟电路(40a)的至少一个模拟链路上操作的至少一个开关(例如，141')发布至少一个控制信号。
在一个或多个实施例中，装置(例如，基于微控制器的设备)可包括处理器系统，处理器系统通过根据一个或多个实施例的系统与输入/输出节点接合。
根据一个或多个实施例的系统的操作方法可以包括在由通用输入/输出控制器发布的控制信号下将经调节的功率选择性地耦合到所述共用输入/输出节点的方法。
在一个或多个实施例中，这种方法包括发布外部振荡器功率使能信号来对由通用输入/输出控制器发布的所述控制信号进行门控。
在一个或多个实施例中，发布外部振荡器功率使能信号来对由通用输入/输出控制器发布的所述控制信号进行门控包括：
1.在模拟模式下，为了共享共用节点上的功率耦合，发布使得使能信号能够传播到对应开关的外部振荡器功率使能信号；以及
2.在数字模式下，为了允许数字电路耦合到共用节点，发布禁止使能信号传播到对应开关的外部振荡器功率使能信号。
将理解，实施例不限于例如在基于多功能微处理器的消费应用的上下文中(特别是在诸如家用电器等的RF应用中)的应用。
在一些实施例中，CPU 30可以包括一个或多个处理器电路或处理器核以及一个或多个存储器。在一些实施例中，可以单独地或以与所示电路装置的各种组合采用处理器核和存储器来提供处理系统10的功能。
一些实施例可以采取计算机程序产品的形式或包括计算机程序产品。例如，根据一个实施例，提供了包括被适配用于执行上述方法或功能中的一个或多个的计算机程序的计算机可读介质。介质可以是物理存储介质，例如，只读存储器(ROM)芯片、或诸如数字多功能盘(DVD-ROM)的磁盘、光盘(CD-ROM)、硬盘、存储器、将由适当的驱动或经由适当的连接读取(包括编码为在一个或多个这种计算机可读介质上存储并且可由适当的阅读器设备读取的一个或多个条形码或其他相关代码)的网络或便携式介质制品。
此外，在一些实施例中，可以以其他方式(例如，至少部分地以固件和/或硬件，包括但不限于一个或多个专用集成电路(ASIC)、数字信号处理器、分立电路、逻辑门、标准集成电路、控制器(例如，通过执行适当的指令、卷积加速器并包括微控制器和/或嵌入式控制器)、现场可编程门阵列(FPGA)、复杂可编程逻辑设备(CPLD)等以及采用RFID技术的设备及其各种组合)来实现或提供一些或全部方法和/或功能。
例如，一个或多个实施例可以应用于在其他消费者或工业应用中发生的情况。
在不影响基本原理的情况下，细节和实施例可以在不脱离保护范围的情况下，相对于已描述的内容(仅作为示例)进行甚至显著的变化。
可以将上述各种实施例组合来提供其他实施例。
可以根据以上详细描述对实施例进行这些改变和其他改变。通常，在所附权利要求书中，所使用的术语不应解释为将权利要求书限制为说明书和权利要求书中公开的特定实施例，而是应解释为包括所有可能的实施例以及这种权利要求所要求保护的等同物的全部范围。因此，权利要求不受公开内容的限制。

Claims (20)

1.一种集成电路，包括：
时钟控制电路，所述时钟控制电路在操作中生成系统时钟，所述时钟控制电路被耦合到参考时钟信号节点，所述参考时钟信号节点被配置为接收外部时钟信号；
多个电路，包括：
电压调节器，所述电压调节器在操作中提供经调节的电压；
数字电路；和
模拟电路；以及
输入/输出接口电路装置，所述输入/输出接口电路装置被耦合到所述多个电路和共用输入/输出节点，其中所述输入/输出接口电路装置在操作中将所述多个电路中的一个电路选择性地耦合到所述共用输入/输出节点。
2.根据权利要求1所述的集成电路，其中：
所述输入/输出接口电路装置包括输入/输出控制电路，并且
所述输入/输出控制电路装置被配置为：基于由所述时钟控制电路发布的振荡器功率使能信号，将所述输入/输出接口电路装置的所述数字电路或所述模拟电路中的一个电路选择性地耦合到所述共用输入/输出节点。
3.根据权利要求2所述的集成电路，其中：
所述共用输入/输出节点被配置为耦合到外部晶体振荡器的电源输入节点；并且
所述时钟控制电路被配置为发布所述振荡器功率使能信号，以使得所述输入/输出控制电路能够发布第一控制信号，来启用耦合在所述模拟电路和所述共用输入/输出节点之间的模拟开关，并发布第二控制信号，来禁用耦合在所述数字电路和所述共用输入/输出节点之间的数字输入/输出电路。
4.根据权利要求2所述的集成电路，其中：
外部电压源被耦合到晶体振荡器的电源输入节点，并且
所述时钟控制电路被配置为发布所述振荡器功率使能信号，以使得所述输入/输出控制电路能够发布第三控制信号，来禁用耦合在所述模拟电路和所述共用输入/输出节点之间的模拟开关，并发布第四控制信号，来启用耦合在所述数字电路和所述共用输入/输出节点之间的数字输入/输出电路。
5.根据权利要求1所述的集成电路，其中所述数字电路包括输入数字电路和输出数字电路。
6.根据权利要求1所述的集成电路，包括功率耦合模拟开关，所述功率耦合模拟开关被配置为：在由所述输入/输出接口电路发布的控制信号下，将所述经调节的电压耦合到所述共用输入/输出节点。
7.根据权利要求1所述的集成电路，其中所述功率耦合模拟开关在所述输入/输出接口电路装置的外部。
8.根据权利要求7所述的集成电路，包括振荡器控制电路，所述振荡器控制电路在操作中将振荡器信号提供给所述时钟控制电路；并且
其中所述功率耦合模拟开关被包括在所述振荡器控制电路中。
9.根据权利要求6所述的集成电路，其中所述输入/输出接口电路装置被配置为发布用于控制所述功率耦合模拟开关的第一控制信号、以及用于控制所述模拟电路的第二控制信号。
10.一种系统，包括：
处理器系统，包括：
时钟控制电路，所述时钟控制电路在操作中生成系统时钟，所述时钟控制电路被耦合到参考时钟信号节点；
多个电路，包括：
电压调节器，所述电压调节器在操作中提供经调节的电压；
数字电路；和
模拟电路；以及
输入/输出接口电路装置，所述输入/输出接口电路装置被耦合到所述多个电路和共用输入/输出节点，其中所述输入/输出接口电路装置在操作中将所述多个电路中的一个电路选择性地耦合到所述共用输入/输出节点；以及
晶体振荡器，所述晶体振荡器被耦合到所述参考时钟信号节点。
11.根据权利要求10所述的系统，其中所述输入/输出接口电路装置包括：
耦合在所述共用输入/输出节点和所述模拟电路装置之间的至少一个开关；
用于从所述共用输入/输出节点接收数字输入的数字输入电路装置；以及
用于向所述共用输入/输出节点发送数字输出的数字输出电路装置。
12.根据权利要求11所述的系统，其中：
所述输入/输出接口电路装置包括输入/输出控制器；
所述数字输入电路装置被连接以向所述输入/输出控制器发送所述数字输入；并且
所述数字输出电路装置被连接以接收来自所述输入/输出控制器的所述数字输出。
13.根据权利要求12所述的系统，其中在操作中，所述输入/输出控制器发送以下项中的一项或多项：
用于控制所述至少一个开关的第一状态的第一控制信号；
用于控制所述数字输入电路装置的第二状态的第二控制信号；或者
用于控制所述数字输出电路装置的第三状态的第三控制信号。
14.根据权利要求11所述的系统，其中所述输入/输出接口电路装置包括共轨，所述共轨连接在所述共用输入/输出节点与以下项中的每一项之间：所述至少一个开关、所述数字输入电路装置和所述数字输出电路装置。
15.根据权利要求11所述的系统，其中所述电压调节器借助所述至少一个开关的第一开关连接到所述共用输入/输出节点。
16.根据权利要求15所述的系统，其中所述处理器系统包括振荡器控制电路，所述振荡器控制电路包括所述电压调节器和所述第一开关。
17.根据权利要求11所述的系统，其中所述电压调节器借助所述输入/输出接口电路装置外部的第一开关连接至所述共用输入/输出节点。
18.根据权利要求17所述的系统，其中所述输入/输出接口电路装置包括共轨，并且所述第一开关连接至所述共轨，所述共轨位于所述共用输入/输出节点与以下项中的每一项之间：所述至少一个开关、所述数字输入电路装置和所述数字输出电路装置。
19.一种方法，包括：
通过集成电路的时钟控制电路生成系统时钟；
将所述集成电路的多个电路中的一个电路选择性地耦合到共用输入/输出节点，所述多个电路包括：
电压调节器，所述电压调节器在操作中提供经调节的电压；
数字电路；以及
模拟电路；并且
其中当所述共用输入/输出节点耦合至外部晶体振荡器的输入节点时，所述电压调节器耦合至所述共用输入/输出节点。
20.根据权利要求19所述的方法，进一步包括由所述时钟控制电路发布外部振荡器功率使能信号，所述外部振荡器功率使能信号控制将所述电压调节器耦合到所述共用输入/输出节点。
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