JP2009230356A - 半導体集積回路 - Google Patents

Abstract

【課題】ノイズ対策をより効率的に行うことができる半導体集積回路を提供する。
【解決手段】共通の電源に対して複数のパワーオンリセット回路６〜９を、回路レイアウト上で分散配置し、それらにより出力される複数のパワーオンリセット信号を、外部より与えられる選択信号に基づき切替器１６が選択して、リセット対象回路部１７に供給可能とする。
【選択図】図２

Description

本発明は、共通の電源に対して配置される複数のパワーオンリセット回路を備えた半導体集積回路に関する。

従来、半導体集積回路については、ＥＭＩ（Electro Magnetic Interference）ノイズに対する耐量がある程度要求される。すなわち、ある程度の電圧レベルを有したノイズが印加されたとしても、誤動作したり、パワーオンリセットがかかることなく、安定して動作することが求められる。

ＥＭＩノイズ対策を行う場合、半導体集積回路の内部でどの経路を介してノイズが侵入しているのかを突き止めるのは、非常に困難である。一般にパワーオンリセット回路は、１つの電源につき１つだけ配置されており、例えば静電気試験で集積回路に静電気ノイズを印加してパワーオンリセットがかかるか否かを確認し、所定の耐量を確保するように対策する場合でも、カット・アンド・トライを繰り返すしかないため効率が悪く、しかも最適な対策を施したかどうか保証がない。
尚、上記の構成は、半導体集積回路例については極めて一般的なものであるから、先行技術文献の提示は不要と考える。

すなわち、最終的に所定の耐量が確保できたとしても、その結果は、パワーオンリセット回路が配置されている個所で検出される電源電圧が、ノイズが印加された場合にリセット電圧を下回らなくなったことを示すだけである。例えば、ノイズの侵入経路を適切に突き止め、その経路上で対策を行えば、より高い耐量を確保することができたり、或いは所定の耐量をより少ない対策で確保できる可能性がある。しかしながら、実際には時間の制約があるので、適当なところで妥協せざるを得ないという問題があった。

本発明は上記事情に鑑みてなされたものであり、その目的は、ノイズ対策をより効率的に行うことができる半導体集積回路を提供することにある。

請求項１記載の半導体集積回路によれば、共通の電源に対して複数のパワーオンリセット回路を、回路レイアウト上で分散して配置し、複数のパワーオンリセット信号を、外部より与えられる選択信号に基づきリセット信号選択回路が選択して、リセット対象回路部に供給可能とする。例えば有効化するパワーオンリセット回路を選択し分けて同じ電圧のノイズを加えた場合に、リセットがかかる場合とかからない場合とがあるとすれば、前者の方がノイズの影響をより強く受けていることを示すため、ノイズの侵入経路に比較的近い位置あると推定できる。したがって、ノイズの侵入経路やその侵入元に近い部分をある程度特定することができ、効率的なノイズ対策を行うことができる。

請求項２記載の半導体集積回路によれば、パワーオンリセット回路の１つを、電源端子の近傍に配置する。すなわち、電源を介してノイズが侵入するケースは比較的多く想定されるので、電源端子の近傍においてパワーオンリセットがかかる状態を参照すれば、ノイズ侵入経路の特定が容易となる。

請求項３記載の半導体集積回路によれば、パワーオンリセット回路の１つを、グランド端子の近傍に配置する。すなわち、グランドを介してノイズが侵入するケースも比較的多く想定されるので、グランド端子の近傍においてパワーオンリセットがかかる状態を参照することで、ノイズ侵入経路の特定が容易となる。

請求項４記載の半導体集積回路によれば、パワーオンリセット回路の１つを、外部に対して信号を出力する出力端子の近傍に配置する。すなわち、出力端子を介してノイズが侵入するケースも比較的多く想定されるので、出力端子の近傍においてパワーオンリセットがかかる状態を参照することで、ノイズ侵入経路の特定が容易となる。

請求項５記載の半導体集積回路によれば、パワーオンリセット回路のリセット電圧を、外部から変更可能に構成する。例えば、一定電圧のノイズを印加する場合、リセット電圧を変更することに伴いリセットがかかる状態の変化を参照すれば、各部におけるリセットのかかり易さ−ノイズの影響の受け易さ度合いをより詳細に確認することができる。

請求項６記載の半導体集積回路によれば、パワーオンリセット回路の入力部又は出力部にフィルタ回路を配置し、そのフィルタ回路の周波数特性を外部から変更可能とする。すなわち、実動作上で印加が想定されるノイズには、極めて短時間内でインパルス状に発生するものもあり、そのようなノイズに反応してパワーオンリセットがかかるのは、リセット対象回路の動作安定上好ましくない場合がある、そこで、フィルタ回路の周波数特性を適宜調整すれば、上記のようなノイズが印加された場合にパワーオンリセット信号が出力されるのを阻止して、ノイズの影響を排除することができる。

請求項７記載の半導体集積回路によれば、リセット信号選択回路を、複数のパワーオンリセット信号の選択を動的に変更可能となるように構成する。例えばリセット対象回路部がＣＰＵ等を含む場合には、動作モードが動的に変更されるものがあるため、そのような構成については、動作モードに応じて使用するパワーオンリセット回路を選択し分けると、動作上有利となる場合がある。したがって、上記のような構成に、パワーオンリセット信号の選択を動的に変更して対応することができる。

請求項８記載の半導体集積回路によれば、複数のパワーオンリセット回路により出力されるパワーオンリセット信号を、論理合成して出力する論理回路を備える。すなわち、複数のパワーオンリセット回路が存在することで、例えば、要求されるノイズ耐量の条件に応じて、複数のパワーオンリセット信号の論理積信号をリセット対象回路に出力するなどすれば、ノイズ耐量を向上させることができる。

（第１実施例）
以下、本発明の第１実施例について図１及び図２を参照して説明する。図１は、本発明のＬＳＩにおける回路レイアウト構成を、要旨に係るレベルで概略的に示すものである。ＬＳＩ（半導体集積回路）１は、回路ブロックが２つに分かれており、これらの回路ブロック２，３には、それぞれ複数のＰＯＲ回路が配置されている。

回路ブロック２側には、２つのＰＯＲ回路４，５が配置されており、ＰＯＲ回路４は、回路ブロック２側の電源端子ＶDD付近に、ＰＯＲ回路５は、回路ブロック２側のグランド端子ＧＮＤ付近に配置されている。また、回路ブロック３側には、４つのＰＯＲ回路６〜９が配置されており、ＰＯＲ回路６は、回路ブロック３側の電源端子ＶDD付近に、ＰＯＲ回路７は、回路ブロック３側のグランド端子ＧＮＤ付近に配置されている。そして、ＰＯＲ回路８，９は、回路ブロック３側の出力ポート（出力端子）付近に配置されている。

図２は、回路ブロック３側の構成を回路図的に示すものである。回路ブロック３及びＰＯＲ回路６〜８（９は図示を省略）は、電源線１０とグランド線１１との間に接続されており、ＰＯＲ回路６は、回路ブロック３に対する電源供給の上流側となる電源端子ＶDD付近に、ＰＯＲ回路７は、電源供給の下流側となるグランド端子ＧＮＤ付近に配置されている。そして、ＰＯＲ回路８は、電源線１０より出力バッファ１２に対して電源が供給されている経路中に接続されている。

各ＰＯＲ回路６〜８は、図２（ｂ）に示すように、電源線１０とグランド線１１との間に接続される分圧抵抗１３，１４と、非反転入力端子に比較用の基準電圧が与えられ、分圧抵抗１３，１４の共通接続点が反転入力端子に接続されて電源線１０の電源電圧と比較する比較器１５とで構成されている。そして、各ＰＯＲ回路６〜８によって出力されるＰＯＲ信号は切替器（リセット信号選択回路）１６に与えられており、その切替器１６により何れか１つが選択されてリセット対象回路部１７に出力される。

切替器１６は、図２（ｃ）中では入力数が「２」の場合を示すが、２つのＡＮＤゲート１８及び１９，ＯＲゲート２０，ＮＯＴゲート２１で構成され、ＡＮＤゲート１８及び１９の各一方の入力端子には、ＰＯＲ信号（１），（２）がそれぞれ与えられ、それらを選択するための選択信号ＳＥＬは、ＡＮＤゲート１８の他方の入力端子に直接与えられると共に、ＮＯＴゲート２１を介してＡＮＤゲート１９の他方の入力端子に与えられている。尚、ＰＯＲ信号はハイアクティブであるとする。

上記の選択信号ＳＥＬは、例えばＬＳＩ１の外部端子のレベルを直接ハイ，ロウに設定したり、マスク（配線）により設定したり、或いはリセット対象回路部１７に含まれている図示しないＣＰＵにより書き込みが行われるメモリ，データレジスタの出力として与えられる。また、リセット対象回路部１７には、その他、ゲートアレイやメモリ、通信回路等が含まれている。尚、具体的には図示しないが、回路ブロック２側のＰＯＲ回路４，５によって出力されるＰＯＲ信号についても、同様の構成が配置されている。

次に、本実施例の作用を、回路ブロック３側について説明する。ＬＳＩ１について、例えば静電気試験などによりＥＭＩ対策を行う場合を想定する。複数のＰＯＲ回路６〜９を、図１に示すようにレイアウト上分散して配置し、それらにより出力されるＰＯＲ信号を、切替器１６により選択してリセット対象回路部１７に与えることができる。したがって、例えば同じ電圧の静電気ノイズを、ＰＯＲ回路６〜９を順次選択して印加した結果、ＰＯＲ信号がアクティブになる場合とアクティブにならない場合とがあったとすれば、それらは静電気ノイズに対する耐量の高低（耐性の強弱）を反映している。尚、切替器１６によって出力されるＰＯＲ信号を、ＬＳＩ１の外部端子でモニタできるようにすると良い。

そして、ＰＯＲ信号がアクティブとなったＰＯＲ回路が配置されている部分が、ノイズの侵入経路において侵入元により近いと推定できるので、その部分を重点的に対策すれば（コンデンサを付加するなど）、ノイズ耐量を容易に向上させることが可能となる。

以上のように本実施例によれば、共通の電源に対して複数のＰＯＲ回路６〜９を、回路レイアウト上で分散配置し、それらにより出力される複数のＰＯＲ信号を、外部より与えられる選択信号に基づき切替器１６が選択して、リセット対象回路部１７に供給可能とした。したがって、ノイズの侵入経路やその侵入元に近い部分をある程度特定することができ、効率的なノイズ対策を行うことができる。
そして、ＰＯＲ回路６〜９を、電源端子ＶDD，グランド端子ＧＮＤ，出力ポートの近傍にそれぞれ配置した。すなわち、上記の各部を介してノイズが侵入するケースは比較的多く想定されるので、上記の各位置においてパワーオンリセットがかかる状態を参照すれば、ノイズ侵入経路や侵入元の特定が容易となる。

（第２実施例）
図３及び図４は本発明の第２実施例を示すものであり、第１実施例と同一部分には同一符号を付して説明を省略し、以下異なる部分について説明する。図３は、ＰＯＲ回路３１の構成を示すものであり、第２実施例のＰＯＲ回路３１は、ＰＯＲ信号をアクティブにする電源電圧のレベルが変更可能に構成されている。すなわち、電源線１０と比較器１５の反転入力端子との間には、分割器３２が挿入されている。

分割器３２は、図３（ｂ）に示すように、電源線１０とグランド線１１との間に接続される抵抗素子３３〜３６の直列回路と、各抵抗素子間の共通接続点と比較器１５の反転入力端子との接続を切替える切替えスイッチ３７とで構成されている。そして、スイッチ３７の切替え制御は、第１実施例における切替器１６と同様に、ＬＳＩ１の外部端子のレベルを直接ハイ，ロウに設定したり、或いはリセット対象回路部１７に含まれている図示しないＣＰＵにより書き込みが行われるデータレジスタの出力などにより行われる。

また、比較器１５の出力端子側には、フィルタ回路（ローパスフィルタ）３８が配置されている。このフィルタ回路３８は、例えば図３（ｃ−１）に示すように、抵抗素子３９〜４１の直列回路、切替えスイッチ４２、コンデンサ４３によりＲＣフィルタとして構成されたり、或いは図３（ｃ−２）に示すように、バッファ４４〜４６の直列回路と、各バッファ４４〜４６の出力端子とＰＯＲ回路３１の出力端子との接続を切替える切替えスイッチ４７とで構成される。そして、切替えスイッチ４２，４７の切替え制御は、切替えスイッチ３７と同様に行われる。尚、入力端子側にフィルタ回路３８を配置しても良い。

次に、第２実施例の作用について図４も参照して説明する。ＰＯＲ回路３１では、分割器３２における切替えスイッチ３７を切替え制御することで、ＰＯＲ信号をアクティブにする電源電圧レベルを変更することができる。尚、基準電圧側を同様に切替えても良いことは勿論である。

例えば、図１に示す回路ブロック２，３（図中ではブロック（１），（２））について、図４に示すように、前者が最低動作電圧が高くシステム上動作の安定性が左程要求されない重要度が比較的低い場合は、ＰＯＲ電圧を比較的高めに設定しても良い。一方、後者が最低動作電圧が低くシステム上動作の安定性が要求される重要度が比較的高い場合は、ＰＯＲ電圧を比較的低めに設定し、パワーオンリセットが頻繁に係ることがないように設定する。一例として、電源電圧が５Ｖ程度の場合、ＰＯＲ電圧は、４．５Ｖや４．２Ｖ程度に設定される。

そして、フィルタ回路３８の切替えスイッチ４２を切替え制御することで、ＲＣフィルタの時定数，遮断周波数（周波数特性）を変更して、インパルス的に発生しようとするＰＯＲ信号の出力を阻止することができる。また、切替えスイッチ４７を切替え制御する場合も、バッファ４４〜４６をＰＯＲ信号が伝搬する間に、インパルス的に発生しようとするＰＯＲ信号を消失させることができ、ローパスフィルタと同様の作用を成す。即ち、より多くのバッファを通過させる方が、出力を阻止できるＰＯＲ信号のアクティブ期間が長くなる。

以上のように構成される第２実施例によれば、ＰＯＲ回路３１のリセット電圧を、外部から変更可能に構成するので、例えば、静電気試験において一定電圧のノイズを印加する場合、リセット電圧を変更することに伴いリセットがかかる状態の変化を参照すれば、各部におけるリセットのかかり易さ−ノイズの影響の受け易さ度合いをより詳細に確認することができる。
また、ＰＯＲ回路３１の出力部にフィルタ回路３８を配置し、そのフィルタ回路３８の周波数特性を外部から変更可能とするので、その周波数特性を適宜調整することで、極めて短時間内でインパルス状に発生するノイズに反応してＰＯＲ信号が出力されることを阻止してノイズの影響を排除することができる。

（第３実施例）
図５ないし図７は本発明の第３実施例を示すものである。第３実施例は、ＰＯＲ回路３１（１），３１（２）により出力されるＰＯＲ信号を論理合成してリセット対象回路部１７に出力する論理回路５１Ｌ，又はそれらのＰＯＲ信号を所定のシーケンスに応じて選択的にリセット対象回路部１７に出力する順序回路５１Ｓを備える。尚、順序回路５１Ｓについては、切替器１６の内部機能として持たせておき、選択的に機能させる。一方、論理回路５１Ｌについては切替器１６と併置させるか、若しくは、順序回路５１Ｓと同様に切替器１６の内部機能として持たせておき、選択的に機能させるようにしても良い。

論理回路５１Ｌの場合は、例えば２つのＰＯＲ信号（１），（２）の論理積信号を、リセット対象回路部１７に出力する。例えば、リセット対象回路部１７の重要度が高く、動作の安定性が要求される場合には、パワーオンリセットが係る条件を厳しくして動作の安定を図る。また、順序回路５１Ｓの場合は、例えばＰＯＲ回路３１（１），３１（２）のリセット電圧を異なるレベルに設定しておき、リセット対象回路部１７の動作モードに応じてＰＯＲ回路３１（１），３１（２）により出力されるＰＯＲ信号を動的に選択する。

即ち、図６に示すように、リセット対象回路部１７がマイクロコンピュータとして構成されており、且つ通常モードと、システムクロックの出力を停止して待機状態となるスリープモードとに切替え可能に構成され、且つ最低動作電圧が比較的高い場合を想定する。この時、通常モードでは機能確保のためＰＯＲ電圧を高く設定し、スリープモードではシステムの安定のためＰＯＲ電圧を低く設定する。つまり、通常モードでは、動作している回路が多く電源インピーダンスが低くなっているので、ノイズの影響を比較的受け難い状態にある。一方、スリープモードでは、動作している回路が少なく電源インピーダンスが高くなっているので、ノイズの影響を比較的受け易い状態にあるからである。斯様に構成すれば、システムとしてノイズ耐量の向上を図ると共に、機能を確保することができる。

また、図７は、フィルタ回路３８の周波数特性を調整すると共に、論理回路５１ＬによりＰＯＲ信号の論理和条件をとることにより、特定の周波数帯（ｆ１〜ｆ２）について、ノイズによる誤動作を防止するようにＰＯＲ信号の無効化を図った場合を示す。即ち、上記周波数帯については、電源電圧がある程度低下してもＰＯＲが作用しない不感帯に設定する。

以上のように第３実施例によれば、順序回路５１Ｓにより、複数のＰＯＲ信号の選択を動的に変更可能とするので、動作モードに応じて使用するＰＯＲ回路を選択し分けると、動作上有利となる場合などに対応することができる。また、論理回路５１Ｌにより、複数のＰＯＲ信号を論理合成して出力する可能とするので、要求されるノイズ耐量の条件に応じてノイズ耐量を向上させることができる。

本発明は上記し且つ図面に記載した実施例にのみ限定されるものではなく、以下のような変形または拡張が可能である。
第１実施例における複数のＰＯＲ回路４〜９の配置は一例であり、個別の設計に応じて適宜変更すれば良い。
ＰＯＲ回路を５つ以上配置しても良い。
第３実施例において、論理回路５１Ｌを、動作周波数帯を考慮することなく、複数のＰＯＲ信号のＯＲ条件でＰＯＲ信号を出力する構成としても良い。例えば、パワーオンリセットがかかる頻度が高くても問題はなく、リセットがかからない状態で誤動作することを極力回避する方が望ましい場合に有効である。

本発明の第１実施例であり、ＬＳＩの回路レイアウト構成を要旨に係るレベルで概略的に示す図 回路ブロックの構成を回路図的に示す図 本発明の第２実施例であり、ＰＯＲ回路の構成を示す図 作用効果を説明する図 本発明の第３実施例であり、複数のＰＯＲ信号出力を動的に選択，又は論理合成する構成を示す図 作用効果を説明する図（その１） 作用効果を説明する図（その２）

符号の説明

図面中、１はＬＳＩ（半導体集積回路）、４〜９はパワーオンリセット回路、１６は切替器（リセット信号選択回路）、１７はリセット対象回路、３１はパワーオンリセット回路、３２は分割器、３８はフィルタ回路、５１Ｌは論理回路、５１Ｓは順序回路を示す。

Claims (8)

1. 共通の電源に対し、回路レイアウト上で分散して配置される複数のパワーオンリセット回路と、
   これら複数のパワーオンリセット回路により出力されるパワーオンリセット信号を、外部より与えられる選択信号に基づき選択して、リセット対象回路部に供給するためのリセット信号選択回路とを備えたことを特徴とする半導体集積回路。
2. 前記パワーオンリセット回路の１つは、電源端子の近傍に配置されることを特徴とする請求項１記載の半導体集積回路。
3. 前記パワーオンリセット回路の１つは、グランド端子の近傍に配置されることを特徴とする請求項１又は２記載の半導体集積回路。
4. 前記パワーオンリセット回路の１つは、外部に対して信号を出力する出力端子の近傍に配置されることを特徴とする請求項１乃至３の何れかに記載の半導体集積回路。
5. 前記パワーオンリセット回路は、リセット電圧を外部から変更可能に構成されていることを特徴とする請求項１乃至４の何れかに記載の半導体集積回路。
6. 前記パワーオンリセット回路の入力部又は出力部に配置されるフィルタ回路を備え、
   前記フィルタ回路は、周波数特性を外部から変更可能に構成されていることを特徴とする請求項１乃至５の何れかに記載の半導体集積回路。
7. 前記リセット信号選択回路は、前記複数のパワーオンリセット信号の選択を、動的に変更可能に構成されていることを特徴とする請求項１乃至６の何れかに記載の半導体集積回路。
8. 前記複数のパワーオンリセット回路により出力されるパワーオンリセット信号を、論理合成して、前記リセット対象回路に出力する論理回路を備えたことを特徴とする請求項１乃至７の何れかに記載の半導体集積回路。

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