CN217693294U - 一种gpio复用电路 - Google Patents

Abstract

本申请涉及一种GPIO复用电路，其包括输出模块，所述输出模块的输入端连接有存储芯片，所述输出模块的输出端连接有管脚PAD，所述输出模块用于向外部输出高/低电平；输入模块，所述输入模块的输入端连接于管脚PAD，所述输入模块的输出端连接于存储芯片，存储芯片通过所述输入模块读入管脚PAD的高低电平的状态；防护模块，所述防护模块与管脚PAD相连，所述防护模块用于保护ESD；驱动模块，所述驱动模块与管脚PAD相连，所述驱动模块用于通过控制上拉电阻和下拉电阻实现GPIO复用。本申请具有降低成本、输出驱动能力可调的效果。

Description

一种GPIO复用电路

技术领域

本申请涉及集成电路技术领域，尤其是涉及一种GPIO复用电路。

背景技术

目前，随着集成电路的快速发展，芯片的集成度越来越高，封装越来越小，引用的管脚PAD也越来越少。

通常情况下，一个GPIO对应的实现芯片的一种功能，GPIO资源很有限，GPIO和功能实现这种一对一的方式易造成资源的浪费，影响生产效率，对此有待改善。

实用新型内容

为了改善GPIO数量不足、成本较高的问题，本申请提供一种GPIO复用电路。

本申请提供的一种GPIO复用电路采用如下的技术方案：

一种GPIO复用电路，包括输出模块，所述输出模块的输入端连接有存储芯片，所述输出模块的输出端连接有管脚PAD，所述输出模块用于向外部输出高/低电平；输入模块，所述输入模块的输入端连接于管脚PAD，所述输入模块的输出端连接于存储芯片，存储芯片通过所述输入模块读入管脚PAD的高低电平的状态；防护模块，所述防护模块与管脚PAD相连，所述防护模块用于保护ESD；驱动模块，所述驱动模块与管脚PAD相连，所述驱动模块用于通过控制上拉电阻和下拉电阻实现GPIO复用。

通过采用上述技术方案，通过输入模块和输出模块使GPIO具有输入和输出两种状态，防护模块用作ESD保护，并且通过驱动模块中控制上拉电阻和下拉电阻实现复用功能，进而减少IO接口数量，有效降低成本。

可选的，所述驱动模块包括第一电源、第一电阻R1和第二电阻R2，所述第一电阻R1的一端电连接于第一电源，另一端电连接于输入模块的输入端；所述第二电阻R2的一端电连接于输入模块的输入端，另一端接地GND。

通过采用上述技术方案，第一电阻R1作为上拉电阻，对输入模块注入电流，将一个不确定的信号固定在高电平；第二电阻R2为下拉电阻，用于输出电流，将一个不确定的信号固定在低电平，提高芯片输入信号的噪声容限，提高抗干扰能力，增加电路的稳定性。

可选的，所述第一电源与所述第一电阻R1之间串接有第一PMOS管，所述第一PMOS管的源极与所述第一电源相连，漏极与所述第一电阻R1相连，栅极与上电复位端PUR引脚相连；所述第二电阻R2与地GND之间串接有第一NMOS管，所述第一NMOS管的源极接地GND，漏极与所述第二电阻R2相连，栅极与掉电复位端PDR相连。

通过采用上述技术方案，第一PMOS管和第一NMOS管的设置，通过上电复位端PUR控制第一PMOS管的工作状态来控制上拉动作；通过掉电复位端PDR驱动第一NMOS管的工作状态来控制下拉动作；进一步加强驱动能力。

可选的，所述第一PMOS管的栅极与上电复位端PUR之间串接有第一非门，所述第一非门的输入端与上电复位端PUR相连，输出端与所述第一PMOS管的栅极相连。

通过采用上述技术方案，上电复位端PUR通过第一非门使得驱动能力进一步加强。

可选的，所述输出模块包括与非门、或非门、第二非门、第二电源、第二PMOS管和第二NMOS管，所述与非门的一输入端与数据控制端相连，另一输入端与使能端相连；所述第二PMOS管的栅极与所述与非门的输出端相连，源极与第二电源相连，漏极与管脚PAD相连；所述第二非门的输入端与EN端相连，所述或非门的一输入端与所述第二非门的输出端相连，所述或非门的另一输入端与数据控制端相连；所述第二NMOS管的栅极与所述或非门的输出端相连，源极接地GND，漏极与所述第二PMOS管的漏极相连。

通过采用上述技术方案，通过数据控制端和使能端输入的高/低电平，经过与非门、或非门和第二非门，根据逻辑信号控制第二PMOS管和第二NMOS管导通，以配置形成四种情况对应四种控制开关模式，从而实现输出驱动能力可调。

可选的，所述输入模块包括触发器和缓冲器，所述触发器的输入端与管脚PAD相连，所述缓冲器的输入端与所述触发器的输出端相连，所述缓冲器的输出端与存储芯片相连。

通过采用上述技术方案，触发器的设置，提高复用电路的抗干扰能力；缓冲器将外设送来的数据暂时存放，实现数据传送的同步。

可选的，所述触发器为施密特触发器。

通过采用上述技术方案，施密特触发器采用电位触发方式，其状态由输入信号电位维持，且在输入电压的负向递减和正向递增两种不同变化方向上有不同的阈值电压，从而使得其具有较强的抗干扰能力。

可选的，所述防护模块包括第三电源、第三PMOS管和第三NMOS管，所述第三PMOS管的源极与第三电源相连，栅极与源极相连，漏极与管脚PAD相连；所述第三NMOS管的源极接地，栅极与源极相连，漏极与管脚PAD相连。

通过采用上述技术方案，通过将MOS管的栅极与源极相连，当遇到瞬间的静电时，寄生的三极管能够导通，从而泄放掉瞬间的静电，进而保护ESD。

综上所述，本申请包括以下至少一种有益技术效果：

1.通过输入模块和输出模块使GPIO具有输入和输出两种状态，防护模块用作ESD保护；并且驱动模块通过控制上拉电阻和下拉电阻实现复用功能，减少GPIO数量，从而降低成本；

2.通过数据控制端和使能端输入的高/低电平，经过与非门、或非门和第二非门，根据逻辑信号控制第二PMOS管和第二NMOS管导通，以配置形成四种情况对应四种控制开关模式，从而实现输出驱动能力可调；

3.通过将MOS管的栅极与源极相连，当遇到瞬间的静电时，寄生的三极管能够导通，从而泄放掉瞬间的静电，进而保护ESD。

附图说明

图1是本申请实施例的结构框图；

图2是本申请实施例的电路原理图。

附图标记说明：1、输出模块；2、输入模块；3、防护模块；4、驱动模块。

具体实施方式

以下结合附图1-2对本申请作进一步详细说明。

本申请实施例公开一种GPIO复用电路，为双向IO。

参照图1，GPIO复用电路包括输出模块1、输入模块2、防护模块3和驱动模块4，输出模块1、输入模块2、防护模块3和驱动模块4均与芯片的管脚PAD相连，其中输入模块2的输入端和输出模块1的输出端均与管脚PAD相连，输入模块2的输出端和输出模块1的输入端均与芯片相连；GPIO复用电路通过输出模块1能够从管脚PAD输出高低电平，也能够读入管脚PAD的高低电平的状态，防护模块3用于保护ESD，驱动模块4用于通过上拉电阻和下拉电阻实现GPIO复用，可复用为IIC接口、SPI接口等。

参照图2，驱动模块4包括第一电源、第一电阻R1和第二电阻R2，第一电阻R1的一端电连接于第一电源，另一端电连接于输入模块2的输入端，形成上拉，以对输入模块2注入电流，将一个不确定的信号固定在高电平。第二电阻R2的一端与输入模块2的输入端相连，另一端接地GND，形成下拉，从而输出电流，将一个不确定的信号固定在低电平。本实施例中，若在数字部分中，则第一电源为1.5V；若在模拟部分中，则第一电源为2.9V或者3.3V。

为了加强控制，第一电源与第一电阻R1之间串接有第一PMOS管MP1，第一PMOS管MP1的源极与第一电源相连，漏极与第一电阻R1相连，栅极与上电复位端PUR相连；通过上电复位端PUR控制第一PMOS管MP1的工作状态来控制上拉动作。其中，第二电阻R2与地GND之间串接有第一NMOS管MN1，第一NMOS管MN1的源极接地GND，漏极与第二电阻R2相连，栅极与掉电复位端PDR相连，通过掉电复位端PDR驱动第一NMOS管MN1的工作状态来控制下拉动作。

第一PMOS管MP1的栅极与上电复位端PUR之间串接有第一非门，第一非门的输入端与上电复位端PUR相连，输出端与第一PMOS管MP1的栅极相连。上电复位端PUR通过第一非门使得驱动能力加强，作为一个控制逻辑来控制第一PMOS管MP1的导通状态。

参照图2，输出模块1包括与非门、或非门、第二非门、第二电源、第二PMOS管MP2和第二NMOS管MN2，与非门的一输入端与数据控制端DATA相连，用于数据下载，数据流通过上位机、电脑或者串口将编译好的执行代码下载到芯片中。与非门的另一输入端与使能端EN相连，使能端根据外部时钟控制，从而提供精准的时钟信号，当高电平时输出。第二PMOS管MP2的栅极H和与非门的输出端相连，源极与第二电源相连，漏极与管脚PAD相连；第二非门的输入端与EN端相连，或非门的一输入端与第二非门的输出端相连，或非门的另一输入端与DATA端相连；第二NMOS管MN2的栅极与或非门的输出端相连，源极接地GND，漏极与第二PMOS管MP2的漏极相连。通过数据控制端DATA和使能端EN输入的高/低电平，经过与非门、或非门和第二非门，根据逻辑信号控制第二PMOS管MP2和第二NMOS管MN2导通，以配置形成四种情况对应四种控制开关模式，本实施例对应四种分别为5mA、10mA、15mA和20mA的输出驱动能力，从而实现输出驱动能力可调。

通过逻辑控制可知，当上电复位端PUR、掉电复位端PDR和使能端EN的逻辑控制信号均输入为零时，IO口处于高阻态，实现双向IO口输入。

输入模块2包括触发器和缓冲器，触发器的输入端作为输入模块2的输入端与管脚PAD相连，缓冲器的输入端与触发器的输出端相连，缓冲器的输出端与CHIP相连。其中本实施例中触发器为施密特触发器，CHIP指Eflash，缓冲器BUF用于将芯片中带隙基准Bandgap输出的1V基准电压缓冲之后输出给CHIP使用。输入模块2能够读入管脚PAD的高低电平的状态，在输入状态时，由于第一电阻R1作为上拉电阻，其常态为高电平。由于第二电阻R2作为下拉电阻，其常态为低电平。提高输出电平，提高芯片输入信号的噪声容限，提高抗干扰能力，增加电路的稳定性。通过控制第一电阻R1和第二电阻R2的电阻值，可以调节自身的驱动能力。

防护模块3包括第三电源、第三PMOS管MP3和第三NMOS管MN3，第三PMOS管MP3的源极与第三电源相连，栅极与源极相连，漏极与管脚PAD相连；第三NMOS管MN3的源极接地，栅极与源极相连，漏极与管脚PAD相连。当遇到瞬间的静电时，寄生的三极管能够导通，从而泄放掉瞬间的静电，进而保护ESD。

本申请实施例一种GPIO复用电路的实施原理为：通过输入模块2和输出模块1使GPIO具有输入和输出两种状态，防护模块3用作ESD保护；驱动模块4中上电复位端PUD通过第一非门驱动加强，控制上拉电阻上拉，掉电复位端PDR控制下拉电阻下拉。本申请实施例的GPIO电路包括开漏输出、推挽输出等工作模式，能够由用户通过设置不同的逻辑控制来实现；还包括四种输出驱动能力可调、具有较强的ESD能力，可满足不同的应用环境，可复用为IIC接口、SPI接口等，进而降低成本。

以上均为本申请的较佳实施例，并非依此限制本申请的保护范围，故：凡依本申请的结构、形状、原理所做的等效变化，均应涵盖于本申请的保护范围之内。

Claims (8)

1.一种GPIO复用电路，其特征在于，包括：

输出模块(1)，所述输出模块(1)的输入端连接有存储芯片，所述输出模块(1)的输出端连接有管脚PAD，所述输出模块(1)用于向外部输出高/低电平；

输入模块(2)，所述输入模块(2)的输入端连接于管脚PAD，所述输入模块(2)的输出端连接于存储芯片，存储芯片通过所述输入模块(2)读入管脚PAD的高低电平的状态；

防护模块(3)，所述防护模块(3)与管脚PAD相连，所述防护模块(3)用于保护ESD；

驱动模块(4)，所述驱动模块(4)与管脚PAD相连，所述驱动模块(4)用于通过控制上拉电阻和下拉电阻实现GPIO复用。

2.根据权利要求1所述的GPIO复用电路，其特征在于：所述驱动模块(4)包括第一电源、第一电阻R1和第二电阻R2，所述第一电阻R1的一端电连接于第一电源，另一端电连接于输入模块(2)的输入端；所述第二电阻R2的一端电连接于输入模块(2)的输入端，另一端接地GND。

3.根据权利要求2所述的GPIO复用电路，其特征在于：所述第一电源与所述第一电阻R1之间串接有第一PMOS管，所述第一PMOS管的源极与所述第一电源相连，漏极与所述第一电阻R1相连，栅极与上电复位端PUR引脚相连；所述第二电阻R2与地GND之间串接有第一NMOS管，所述第一NMOS管的源极接地GND，漏极与所述第二电阻R2相连，栅极与掉电复位端PDR相连。

4.根据权利要求3所述的GPIO复用电路，其特征在于：所述第一PMOS管的栅极与上电复位端PUR之间串接有第一非门，所述第一非门的输入端与上电复位端PUR相连，输出端与所述第一PMOS管的栅极相连。

5.根据权利要求1所述的GPIO复用电路，其特征在于：所述输出模块(1)包括与非门、或非门、第二非门、第二电源、第二PMOS管和第二NMOS管，所述与非门的一输入端与数据控制端相连，另一输入端与使能端相连；所述第二PMOS管的栅极与所述与非门的输出端相连，源极与第二电源相连，漏极与管脚PAD相连；所述第二非门的输入端与EN端相连，所述或非门的一输入端与所述第二非门的输出端相连，所述或非门的另一输入端与数据控制端相连；所述第二NMOS管的栅极与所述或非门的输出端相连，源极接地GND，漏极与所述第二PMOS管的漏极相连。

6.根据权利要求1所述的GPIO复用电路，其特征在于：所述输入模块(2)包括触发器和缓冲器，所述触发器的输入端与管脚PAD相连，所述缓冲器的输入端与所述触发器的输出端相连，所述缓冲器的输出端与存储芯片相连。

7.根据权利要求6所述的GPIO复用电路，其特征在于：所述触发器为施密特触发器。

8.根据权利要求1所述的GPIO复用电路，其特征在于：所述防护模块(3)包括第三电源、第三PMOS管和第三NMOS管，所述第三PMOS管的源极与第三电源相连，栅极与源极相连，漏极与管脚PAD相连；所述第三NMOS管的源极接地，栅极与源极相连，漏极与管脚PAD相连。

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