KR100742574B1 - Ｖｃｃｑ 공급 보상을 이용한 집적 회로칩용 출력 구동기 - Google Patents

Ｖｃｃｑ 공급 보상을 이용한 집적 회로칩용 출력 구동기 Download PDF

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Abstract

본 발명은 제2 공급 전압 VCCQ를 수신하여, 구동 신호를 출력하는 집적 회로칩용 출력 구동기에 관한 것이다. 본 발명에 따른 출력 구동기는 제2 공급 전압 VCCQ가 폭넓은 범위의 전압값을 갖는 것을 허용하여, 상승 및 하강 슬루 시간을 제어함으로써, 폭넓은 범위의 VCCQ값을 통해 단지 작은 슬루 시간의 변동만이 존재하게 된다. 출력 구동기의 풀업 및 풀다운 트랜지스터의 충전 및 방전은 제2 공급 전압 VCCQ의 함수에 따라 변동된다. 일 실시예에 있어서, 구조적인 방전 전류 부분 및 충전 전류 부분은 VCCQ의 값에 따라 선택적으로 활성화된다. 다른 실시예에 있어서, 방해 방전 전류 부분 및 충전 전류 부분은 VCCQ의 값에 따라 선택적으로 활성화된다. 본 발명에 따른 출력 구동기는 집적 회로를, 일정한 슬루 시간 및 저잡음 레벨을 유지하면서 폭넓게 변동되는 제2 공급 전압과 함께 사용할 수 있도록 해준다.

Description

ＶＣＣＱ 공급 보상을 이용한 집적 회로칩용 출력 구동기{OUTPUT DRIVERS FOR INTEGRATED-CIRCUIT CHIPS WITH VCCQ SUPPLY COMPENSATION}
도 1은 종래 기술에 따른 출력 구동기의 회로 구성도.
도 2는 종래 기술에 따른 예시적인 전압-레벨 시프터의 회로 구성도.
도 3은 본 발명에 따른 첫번째 예시적인 출력 구동기의 회로 구성도.
도 4는 종래 기술에 따른 예시적인 비교기의 회로 구성도.
도 5는 본 발명에 따른 두번째 예시적인 출력 구동기의 회로 구성도.
<도면의 주요 부분에 대한 부호의 설명>
10 : 디지털 칩
15 : 논리 코어
18, 18' : 레벨 시프터
20, 100, 200 : 출력 구동기(버퍼)
21 : 출력 노드
22 : 풀업 트랜지스터
24 : 풀다운 트랜지스터
30 : NAND 게이트
35 : NOR 게이트
110 : 전압 검출기
112 : 선택 트랜지스터
114, 116 : 비교기
121, 122 : D형 플립플롭(래치)
124 : 지연 블록
130, 230 : 제1 논리 제어 회로
150, 250 : 제2 논리 제어 회로
본 발명은 집적 회로칩용 출력 구동기에 관한 것으로서, 더 구체적으로는 출력 버퍼의 슬루 시간에서의 변동을 줄이기 위한 것이다.
각종 집적 회로칩, 특히 메모리 칩은 2개의 전원 공급 전압, 즉 상기 칩의 코어 전자 소자에 전원을 공급하는 표준 VCC 전압과, 상기 칩의 출력 구동기(또는 출력 버퍼로도 불림)에 전원을 공급하는 제2 전압 VCCQ를 갖도록 제조되고 있다. 출력 구동기는 칩의 출력 신호를 칩이 배치되는 디지털 시스템의 다른 칩에 전달하며, 다량의 전류 및 전원을 끌어 당겨 상기 동작을 행한다. 출력 구동기의 전환 동작(switching)은 비교적 많은 전류 및 전압 스파이크를 전원 및 복귀선 상에 발생시킬 수 있다. 이러한 이유 때문에, 출력 구동기는 통상적으로 상승 및 하강 슬루 시간을 제어하여 너무 빨리 논리 상태를 전환하지 않도록 설계된다. 전류 및 전압 스파이크의 크기는 상승 및 하강 슬루 시간에 비례하므로, 상승 및 하강 슬루 시간을 제어함으로써 전류 및 전압 스파이크의 크기를 제어할 수 있다.
출력 구동기를 위한 별도의 공급 전압 VCCQ를 사용함으로써 적어도 두가지 이점을 얻을 수 있다. 첫째로, 2개의 공급 전압 VCC 및 VCCQ를 위한 상이한 바이패스 커패시터를 사용할 수 있다는 것이며, 이것은 집적 회로칩의 코어 전자 소자로부터 전류 및 전압 스파이크를 격리시키는 것을 돕는다. 둘째로, 특별한 인터페이스 회로를 사용하는 일이 없이 디스털 시스템 칩의 출력 전압 레벨을 조정하여 디지털 시스템의 출력 전압 레벨과 정합시킬 수 있다는 것이다. 종래 기술에서 공지된 바와 같이, 전자 소자 산업은 디지털 회로를 위한 폭넓은 종류의 공급 전압을 사용하고 있으며, 이러한 공급 전압은 1.5 V 내지 5 V의 범위에 있고, 이 가운데 2.5 V와 3.3 V가 가장 많이 사용된다. 메모리 소자는 폭넓은 범위의 전압에 의해 전원을 공급받는 폭넓은 애플리케이션에서 사용된다. 메모리 소자의 속도 성능은 특정 전압에서 매우 뛰어나며, 이러한 특정 전압은 디스털 시스템의 그 밖의 것들에 의해 사용되는 전압과 동일할 수도 또는 동일하지 않을 수도 있다. 제2 공급 전압 VCCQ의 공급은 회로 설계자로 하여금 VCC 핀을 통해 성능을 최적화시키는 전압을 메모리 소자의 코어에 제공할 수 있도록 해주고, 또한 VCCQ 핀을 통해 디지털 시스템의 그 밖의 것들과 연결시키는 전압을 출력 구동기에 제공할 수 있도록 해준다.
그러나, 메모리 소자(또는 다른 디지털 회로칩)의 전체적인 속도 성능 부분은 그 칩의 코어 회로의 속도 성능을 비롯한 출력 구동기의 상승 및 하강 슬루 시 간에 의존한다. 전류 칩 설계에 있어서, 이러한 슬루 시간은 VCCQ 전압값에 상당히 의존한다. 따라서, 회로 설계자는 칩으로부터 최적의 속도 성능을 얻기를 원하는 경우에는 VCCQ의 제한 범위에 속박된다.
본 발명은 또한 출력 구동기의 출력 노드에서의 상승 및 하강 시간을, 출력 구동기의 풀다운 트랜지스터의 게이트가 (출력 노드에서의 상승 전이 중에) 방전되는 속도와, 구동기의 풀업 트랜지스터의 게이트가 (출력 노드에서의 하강 전이 중에) 충전되는 속도에 의존하도록 할 수 있다는 것을 인정한다. 또한 본 발명은 풀업 및 풀다운 트랜지스터의 게이트의 충전 및 방전을 VCCQ의 변동으로 인한 슬루 시간의 변동에 대한 보상을 위해 제어함으로써 상기와 같은 VCCQ의 상이한 값들에 의한 변동을 줄일 수 있다는 것을 인정한다.
대체로 말하면, 본 발명은 디지털 집적 회로칩용 출력 버퍼를 포함하며, 상기 칩은 제1 공급 전압 포트에서 수신되는 제1 공급 전압 VCC에 의해 전원을 공급받는 코어를 구비한다. 대체로 말하면, 본 발명에 따른 출력 버퍼는 제2 공급 전압 VCCQ를 수신하는 제2 공급 전압 포트와, 전원 복귀선 포트와, 전압 출력을 제공하는 출력 포트와, 상기 출력에 제공되는 전압값을 나타내는 입력 데이터값을 수신하는 입력 포트를 포함한다. 상기 입력 데이터값은 논리 로우 전압이 상기 출력에서 발생되는 제1 상태와, 논리 하이 전압이 상기 출력에서 발생되는 제2 상태를 갖는다. 상기 출력 버퍼는 또한 풀업 트랜지스터와, 풀다운 트랜지스터를 포함한다. 상기 풀업 트랜지스터는 게이트 전극, 소스 전극 및 드레인 전극을 가지며, 상기 소 스 및 드레인 전극 중 하나는 상기 제2 전압 공급 포트에 연결되고, 상기 소스 및 드레인 전극 중 다른 하나는 상기 출력에 연결된다. 상기 풀다운 트랜지스터는 게이트 전극, 소스 전그 및 드레인 전극을 가지며, 상기 소스 및 드레인 전극 중 하나는 상기 복귀선 포트에 연결되고, 상기 소스 및 드레인 전극 중 다른 하나는 상기 출력에 연결된다. 상기 출력 버퍼는 또한 제1 논리 제어 회로와 제2 논리 제어 회로 중 하나 또는 모두를 포함하며, 양호한 실시예에서는 모두 포함한다.
상기 제1 논리 제어 회로는 상기 입력 데이터값과 제2 공급 전압 VCCQ의 값에 응답하며, 상기 입력 데이터값이 제2 상태에 있을 때 상기 풀업 트랜지스터의 게이트를 방전시킨다. 상기 제1 논리 제어 회로는 상기 제2 공급 전압값이 변하는 속도로 상기 풀업 트랜지스터의 게이트를 방전시킨다. 상기 제2 논리 제어 회로는 상기 입력 데이터값과 제2 공급 전압 VCCQ의 값에 응답하며, 상기 입력 데이터값이 제2 상태에 있을 때 상기 풀다운 트랜지스터의 게이트를 충전시킨다. 상기 제2 논리 제어 회로는 상기 제2 공급 전압값이 변하는 속도로 상기 풀다운 트랜지스터의 게이트를 충전시킨다.
따라서, 본 발명은 VCCQ의 폭넓은 변동을 통해 예측 가능한 양으로 출력 구동기의 슬루 시간을 제어하는 것을 목적으로 한다.
또한 본 발명은 폭넓은 형태의 회로 응용에 사용될 수 있고, 동시에 전원 및 복귀선 상의 낮은 잡음 특성과 인접한 전기선 상의 낮은 크로스토크를 유지하는 출력 구동기를 제공하는 것을 목적으로 한다.
당업자는 본 발명의 이러한 목적 및 다른 목적을 이하 본 발명의 상세한 설 명, 수반된 도면 및 첨부된 청구 범위로부터 명백히 알 수 있을 것이다.
도 1은 논리 코어(15) 및 출력 구동기(20)를 구비한 디지털 칩(10)의 통상적인 회로 구성도를 보여준다. 상기 칩은 논리 코어(15)에 전원을 공급하는 제1 전원 공급 전압 VCC와, 출력 버퍼(20)에 전원을 공급하는 제2 전원 공급 전압 VCCQ와, 출력 구동기(20)의 출력을 활성(저임피던스) 상태로 인에이블하는 출력 인에이블 신호 OE＼와, 접지 공급 GND와, 상기 칩(10)의 논리 코어(15)에의 P 입력의 셋 IN을 수신한다. 확립된 협약에 따라, 기호 "＼"는 본 명세서 및 도면에서 전기 신호의 상보 형태를 나타내는 데 사용된다. 상기 칩은 통상 복수개(n)의 출력을 가지며, 각각의 출력은 출력 구동기를 필요로 한다. 출력 구동기(20)는 상기 칩의 n번째 출력에 대한 것이며, 논리 코어(15)의 n번째 내부 출력 Dn'에 의해 구동된다. 논리 코어(15)는 소정의 기능, 예컨대 메모리, 명령어 처리, 제어, 특정 용도 등을 가질 수도 있다. 출력 Dn'은 출력 구동기(20)에 제공되기 전에, 레벨 시프터(18)로 송출되며, 레벨 시프터(18)는 Dn'의 논리 하이값, 즉 VCC에 있는 값을 VCCQ 레벨로 변환시킨다. 변환된 신호는 동도에서 Dn으로 표시된다. 사용 가능한 레벨 시프터(18)에 대한 구현이 상당히 공지되어 있다. 도 2는 신호 Dn'에 응답하는 커런트 미러가 공급 전압 VCCQ로부터 풀업 전류를 제공하는 데 사용된 한가지 예를 보여준다. (상보 신호 Dn＼는 회로에서 입력 Dn'과 Dn'＼를 교환함으로써 발생될 수 있다.)
도 1로 되돌아가서, 출력 구동기(20)는 그의 출력을 제공하는 출력 노드(21) 와, 출력 노드(21)와 제2 전원 공급 VCCQ 사이에 연결된 전도 단자(드레인 및 소스)를 갖는 풀업 트랜지스터(22)와, 출력 노드(21)와 접지 복귀선(GND) 사이에 연결된 전도 단자(드레인 및 소스)를 갖는 풀다운 트랜지스터(24)를 포함한다. 풀업 트랜지스터(22)는 출력 노드(21)에서 상승 전이(로우에서 하이)를 발생시키며, 바람직하게는 PMOS 트랜지스터를 포함한다. 풀다운 트랜지스터(24)는 출력 노드(21)에서 하강 전이(하이에서 로우)를 발생시키며, 바람직하게는 NMOS 트랜지스터를 포함한다.
출력 구동기(20)는 또한 Dn 및 OE 신호를 입력으로서 수신하고, 그의 출력을 풀업 트랜지스터(22)의 변조 단자(예컨대, 게이트)에 제공하는 NAND 게이트(30)를 포함한다. NAND 게이트(30)는 공지의 CMOS NAND 게이트 구조로 구성된 2개의 PMOS 트랜지스터(31, 32)와 2개의 NMOS 트랜지스터(33, 34)를 포함한다. 유사한 방식으로, 출력 구동기(20)는 또한 Dn 및 OE＼ 신호를 입력으로서 수신하고, 그의 출력을 풀다운 트랜지스터(24)의 변조 단자(예컨대, 게이트)에 제공하는 NOR 게이트(35)를 포함한다. NOR 게이트(35)는 공지의 CMOS NOR 게이트 구조로 구성된 2개의 PMOS 트랜지스터(36, 37)와 2개의 NMOS 트랜지스터(38, 39)를 포함한다. NAND 게이트(30) 및 NOR 게이트(35)는 모두 제2 공급 전압 VCCQ에 의해 전원을 공급받는다.
풀업 트랜지스터(22) 및 풀다운 트랜지스터(24)는 출력 인에이블 신호 OE＼가 논리 하이 상태일 경우에 비전도 상태에 놓이며, 상기 2개의 트랜지스터(22, 24) 중 하나는 출력 인에이블 신호 OE＼가 논리 로우 상태일 경우에 전도 상태에 놓이게 된다(따라서 출력 구동기(20)의 출력은 저임피던스 상태가 된다). 출력 인 에이블 신호 OE＼가 논리 하이 상태일 경우에, NOR 게이트(35)의 PMOS 트랜지스터(37)는 비전도 상태에 놓이는 반면, NMOS 트랜지스터(39)는 전도 상태에 놓이게 된다. 그 결과, 공급 전위 VCCQ는 NMOS 풀업 트랜지스터(24)의 게이트로부터 차단되는 반면, 접지 전위는 트랜지스터(24)의 게이트에 연결됨으로써, 트랜지스터(24)는 비전도 상태에 놓이게 된다. 이것은 제2 입력 신호 Dn의 논리 상태에 상관없이 일어난다. NAND 게이트(30)에 있어서, 상보 출력 인에이블 신호 OE는 신호 OE＼에 반대되는 논리 상태를 가지며, 신호 OE＼가 논리 하이 상태일 때 논리 로우값을 갖는다. 이러한 조건 하에서, NMOS 트랜지스터(33)는 비전도 상태에 놓이게 반면, PMOS 트랜지스터(32)는 전도 상태에 놓이게 된다. 그 결과, 접지 전위는 PMOS 풀업 트랜지스터(22)의 게이트로부터 차단되는 반면, 공급 전위 VCCQ는 트랜지스터(22)의 게이트에 연결됨으로써, 트랜지스터(22)는 비전도 상태에 놓이게 된다. 이것은 입력 신호 Dn의 논리 상태에 상관없이 일어난다.
출력 인에이블 신호 OE＼가 논리 로우 상태일 경우에, 풀업 트랜지스터(22) 및 풀다운 트랜지스터(24)의 전도 상태는 논리 코어(15)로부터의 제2 입력 신호 Dn의 논리 상태에 의해 설정된다. NOR 게이트(35)에 있어서, OE＼가 논리 로우 상태일 때 PMOS 트랜지스터(37)는 전도 상태에 놓이게 되고 NMOS 트랜지스터(39)는 비전도 상태에 놓이게 된다. NOR 게이트의 출력 상태는 신호 Dn에 의해 결정된다. 신호 Dn이 논리 로우 상태일 경우에, PMOS 트랜지스터(36)는 전도 상태에 놓이게 되고 NMOS 트랜지스터(38)는 비전도 상태에 놓이게 된다. 그 결과, 공급 전압 VCCQ는 PMOS 트랜지스터(36, 37)을 통해 NMOS 풀다운 트랜지스터(24)의 게이트에 연결됨으 로써, 풀다운 트랜지스터(24)는 전도 상태에 놓이게 된다. 이것은 이어서 출력 노드(21)의 전압을 논리 로우 레벨(접지 전위)로 만들며, 따라서 출력 노드(21)의 논리 상태는 논리 코어(15)로부터의 데이터 신호 Dn의 논리 상태에 따르게 된다. 신호 Dn이 논리 하이 상태일 경우에(그리고 신호 OE＼가 논리 노우 상태 일 경우에), NMOS 트랜지스터(38)는 전도 상태에 놓이게 되고 PMOS 트랜지스터는 비전도 상태에 놓이게 된다. 그것에 의해 NMOS 트랜지스터(38)는 접지 전위가 NMOS 풀다운 트랜지스터(24)의 게이트에 연결됨으로써, 풀다운 트랜지스터(24)는 비전도 상태에 놓이게 된다. 출력 노드(21)의 전압은 이하 설명되는 바와 같이, NAND 게이트(30)에 의해 논리 하이 상태로 설정된다.
NAND 게이트(30)로 돌아가 보면, 출력 인에이블 신호 OE＼가 논리 로우 상태일 경우에, NAND 게이트(30)에 대한 상보 신호 OE는 논리 하이 상태에 놓이게 된다. 그 결과, PMOS 트랜지스터(32)는 비전도 상태에, NMOS 트랜지스터(33)는 전도 상태에 놓이게 된다. 신호 Dn이 논리 하이 상태일 경우에, PMOS 트랜지스터(31)는 비전도 상태에, NMOS 트랜지스터(34)는 전도 상태에 놓이게 된다. Dn 및 OE의 이러한 값들 하에서, NMOS 트랜지스터(33, 34)는 모두 전도 상태에 놓이게 되고, 접지 전위는 풀업 트랜지스터(22)의 게이트에 연결된다. 그 결과, PMOS 풀업 트랜지스터(22)는 전도 상태에 놓이게 되며, 출력 노드(21)에서 논리 하이 상태가 된다. 전술한 바와 같이, Dn 및 OE의 이러한 값들 하에서 풀다운 트랜지스터(24)는 비전도 상태에 있으며, 그러므로 풀업 트랜지스터가 노드(21)의 논리 상태를 설정할 수 있도록 해준다. 신호 Dn이 논리 로우 상태일 경우에(반면, OE는 여전히 논리 하이 상태임), PMOS 트랜지스터(31)는 전도 상태에, NMOS 트랜지스터(34)는 비전도 상태에 놓이게 된다. 그것에 의해 PMOS 트랜지스터(31)는 공급 전압 VCCQ이 PMOS 풀업 트랜지스터(22)에 연결되는 반면, NMOS 트랜지스터(34)는 접지 전위의 인가를 차단한다. 그 결과, 전술한 바와 같이, 풀업 트랜지스터(24)는 비전도 상태에 놓이게 되며, NOR 게이트(35)가 풀다운 트랜지스터(24)를 전도 상태에 놓을 수 있도록 해준다.
전술된 방식으로, NAND 게이트(30) 및 NOR 게이트(35)는 트랜지스터(22, 24)를 구동하는 전압을 제어함으로써,
ㆍ출력 인에이블 신호 OE＼가 논리 하이 상태에 있을 때에는 양쪽 구동 트랜지스터는 모두 비전도 상태에 놓이게 되고, 이는 출력 노드(21)에서 고임피던스 상태를 초래한다.
ㆍ출력 인에이블 신호 OE＼가 논리 로우 상태에, 데이터 신호 Dn이 논리 하이 상태에 있을 때에는, 풀업 트랜지스터(22)는 전도 상태에, 풀다운 트랜지스터(24)는 비전도 상태에 놓이게 된다.
ㆍ출력 인에이블 신호 OE＼가 논리 로우 상태에, 데이터 신호 Dn이 논리 로우 상태에 있을 때에는, 풀다운 트랜지스터(24)는 전도 상태에, 풀업 트랜지스터(22)는 비전도 상태에 놓이게 된다.
후자의 두가지 조건은 출력 노드(21)가 데이터 신호 Dn값을 따르게 하고, 이는 구동 트랜지스터들 중 하나가 전도 상태에 놓이게 되므로, 출력 노드(21)에서 저임피던스 상태를 초래한다.
출력 구동기(20)의 출력 노드(21)에서의 상승 및 하강 슬루 시간은 부하 커패시턴스 CL과 공급 전압 VCCQ값에 의존한다. 부하 커패시턴스 CL은 풀업 트랜지스터(22)의 드레인 전류에 의해 충전되거나 풀다운 트랜지스터(24)의 드레인 전류에 의해 방전되는 전하량을 나타낸다. 대략적으로 분석한 바에 의하면, 슬루 시간 ST는 상승 또는 하강 전이에 있어서, 대략 다음과 같다.
ST = CLㆍVCCQ/IMAX
여기서 IMAX는 경우에 따라서, 트랜지스터(22)의 최대 충전 전류 또는 트랜지스터(24)의 최대 방전 전류이다. 상기 등식은 공지의 커패시터 전류 등식 IC = CㆍdV/dt 로부터 유도된다. 트랜지스터(22, 24)의 최대 충전 또는 방전 전류는 트랜지스터의 최대 게이트 소스간 전압에 의해 설정되며, 이것은 VCCQ에 비례한다. 일반적으로, 최대 충전 및 방전 전류는 VCCQ의 분수 거듭 제곱 n에 비례한다.
IMAXㆍ(VCCQ)n
여기서 n은 트랜지스터의 게이트 길이에 따라, 1과 2 사이의 값을 갖는다. 이 등식을 이전 등식에 대입함으로써, 슬루 시간은 VCCQ의 (n-1)의 분수 거듭 제곱에 역비례한다는 것을 알 수 있다.
STㆍ1/(VCCQ)n-1
따라서, 슬루 시간 ST는 VCCQ값이 상승함에 따라 감소한다.
본 발명은 이러한 슬루 시간의 변동을 최소화하고자 하는 것이다. 본 발명은 또한 출력 노드(21)에서의 상승 및 하강 시간을 풀다운 트랜지스터(22)의 게이트가 (출력 노드(21)에서의 상승 전이 중에) 방전되는 속도와, 풀업 트랜지스터(24)의 게이트가 (출력 노드(21)에서의 하강 전이 중에) 충전되는 속도에 의존하도록 할 수 있다는 것을 인정한다. 또한 본 발명은 구동 트랜지스터(22, 24)의 게이트의 충전 및 방전을 VCCQ의 변동으로 인한 슬루 시간 ST의 변동에 대한 보상을 위해 제어함으로써, VCCQ의 상이한 값들에 의한 이러한 변동을 줄일 수 있다는 것을 인정한다. VCCQ의 폭넓은 변동을 통해 예측 가능한 양으로 슬루 시간을 제어함으로써, 전원 및 복귀선 상에 발생되는 잡음과, 인접한 전기선 상의 크로스토크를 감소시킬 수 있다.
본 발명
본 발명은 전압 VCCQ의 폭넓은 범위의 값들을 통해 구동 트랜지스터(22, 24)의 슬루 속도를 제어할 수 있는 간단한 회로를 제공한다. 도 3은 칩 논리 코어(15)과 함께 사용하기에 적합한 본 발명에 따른 예시적인 출력 구동기(100)의 회로 구성도를 보여준다. 도 1의 칩(10)의 경우에서와 같이, 논리 코어(15)에 전원을 공급하는 제1 전원 공급 전압 VCC와, 출력 구동기(100)에 전원을 공급하는 제2 전원 공급 전압 VCCQ와, 출력 구동기(100)의 출력을 활성(저임피던스) 상태로 인에이블하는 출력 인에이블 신호 OE＼와, 접지 공급 GND와, 논리 코어(15)에의 P 입력의 셋 IN의 신호가 수신된다. 출력 구동기(100)는 상기 칩의 n번째 출력에 대한 것이며, 레벨 시프터(18')를 통해 논리 코어(15)의 n번째 내부 출력 Dn'에 의해 구동된다. 전술된 바와 같이, 논리 코어(15)는 소정의 기능, 예컨대 메모리, 명령어 처리, 제어, 특정 용도 등을 가질 수도 있다. 레벨 시프터(18')는 출력 Dn 및 그의 상보 Dn＼의 양자 모두를 발생시키며, 도 2에 도시된 2개의 회로, 즉 Dn을 발생시키기 위한 회로와, Dn＼을 발생시키기 위한 회로를 포함할 수도 있다.
출력 구동기(100)는 전술한 바와 같이, 서로 연결되고 VCCQ 및 접지 공급기와 연결되는 출력 노드(21)와, 풀업 트랜지스터(22)와, 풀다운 트랜지스터(24)를 포함한다. 이들 구성 요소는 전술된 바와 동일한 목적을 갖는다. 출력 구동기(100)는 VCCQ의 값을 검출하는 전압 검출기(110)와, 신호 OE＼ 및 Dn 및 상기 검출된 레벨의 VCCQ에 응답하여 풀업 트랜지스터(22) 게이트의 충전 및 방전을 제어하는 제1 논리 제어 회로(130)와, 신호 OE＼ 및 Dn 및 상기 검출된 레벨의 VCCQ에 응답하여 풀다운 트랜지스터(24) 게이트의 충전 및 방전을 제어하는 제2 논리 제어 회로(150)를 더 포함한다. 이하 더 상세히 기재된 바와 같이, 각각 구동 트랜지스터(22, 24)에 제공되는 방전 및 충전 전류의 크기는 VCCQ에 대한 슬루 시간의 의존성을 최소화하기 위해서 VCCQ가 증가함에 따라 감소된다.
전압 검출기(110)
전압 검출기(110)는 제2 공급 전압 VCCQ의 값을 모니터하고, 이러한 모니터에 응답하여 다음과 같은 2개의 전압 레벨 신호를 발생시킨다;
ㆍ전압 VCCQ가 제1 임계값 TH1 이하일 때는 논리 하이값을, 그 밖의 다른 때는 논리 로우값을 갖는 LVQi,
ㆍ전압 VCCQ가 제2 임계값 TH2 이상일 때는 논리 하이값을, 그 밖의 다른 때는 논리 로우값을 갖는 HVQi.
제2 임계값 TH2는 제1 임계값 TH1보다 큰 것이 바람직하다. 임계값 TH1 및 TH2는 VCCQ의 최저 기대값과 VCCQ의 최고 기대값 사이에 위치하는 VCCQ에 대한 하위 범위의 전압을 정의한다. LVQi에 대한 논리 하이값은 전압 VCCQ가 상기 하위 범위의 전압 이하임을 의미하며, HVQi에 대한 논리 하이값은 전압 VCCQ가 상기 하위 범위의 전압 이상임을 의미한다. 통상의 실시예에 있어서, 상기 하위 범위의 전압은 VCCQ에 대한 기대값의 전체 범위의 중간에 위치한다.
신호 HVQi 및 LVQi는 2개의 비교기(114, 116)와, 직렬 접속된 3개의 저항 R1 - R3에 의해 발생되며, 후자는 상기 직렬의 일단에서 공급 전압 VCCQ에 의해 공급되어, 상기 직렬의 타단에서 NMOS 트랜지스터(112)를 통해 접지에 선택적으로 연결된다. 상보 출력 인에이블 신호 OE는 OE＼가 논리 로우 상태로 설정되었을 때 레지스터 스택을 활성화한다(이는 출력 노드(21)에서의 출력 논리값을 제공하기 위해 행해짐). 노드(115)는 저항 R2와 R3의 접속 지점에 위치된다. 그 노드(115)에는 제1 스케일 버전의 VCCQ가 발생되며, VCCQㆍ(R1+R2)/(R1+R2+R3 )의 값을 갖는다. 유사한 방식으로, 노드(113)는 저항 R1와 R2의 접속 지점에 위치된다. 그 노드(115)에는 제2 스케일 버전의 VCCQ가 발생되며, VCCQㆍ(R1)/(R1+R2+R3)의 값을 갖는다. 상기 각각의 스케일 버전의 VCCQ는 0 볼트와 VCCQ에 대한 최저 기대값 사이의 범위에서 안 정된 값을 갖는 기준 전압 VREF에 비교된다. 상기 노드(115)에서 발생된 제1 스케일 버전은 값과 크기에 있어서 상기 노드(113)에서 발생된 제2 스케일 버전보다 크다. 기준 전압 VREF는 비교기(114)의 반전 입력과, 비교기(116)의 비반전 입력에 연결된다. 각각의 비교기는 비반전 입력에서의 전압이 반전 입력에서의 전압보다 클 경우에는 논리 하이값을, 비반전 입력에서의 전압이 반전 입력에서의 전압보다 작을 경우에는 논리 로우값을 출력한다.
비교기(116)는 제1 스케일 버전의 VCCQ(노드 115)가 VREF보다 작을 경우에는 신호 LVQi에 대한 논리 하이값을, 클 경우에는 LVQi에 대한 논리 로우값을 발생시킨다;
LVQi=1, VCCQㆍ(R1+R2)/(R1+R2+R3) < VREF 경우,
LVQi=0, VCCQㆍ(R1+R2)/(R1+R2+R3) > VREF 경우.
제1 임계값 TH1의 값은 상기 등식으로부터 TH1=VREFㆍ(R1+R2+R3)/(R 1+R2)와 같이 유도될 수 있다. 유사한 방식으로, 비교기(114)는 제2 스케일 버전의 VCCQ(노드 113)가 VREF를 초과할 경우에는 신호 HVQi에 대한 논리 하이값을, 작을 경우에는 HVQi에 대한 논리 로우값을 발생시킨다;
HVQi=1, VCCQㆍR1/(R1+R2+R3) > VREF 경우,
HVQi=0, VCCQㆍR1/(R1+R2+R3) < VREF 경우.
제2 임계값 TH2의 값은 상기 등식으로부터 TH2=VREFㆍ(R1+R2+R3)/R 1과 같이 유도될 수 있다.
본 발명의 양호한 실시예에 있어서, LVQi 및 HVQi의 값은 레지스터 스택이 선택 트랜지스터(112)에 의해 가압된(energized) 후 짧은 시간 동안에 각각 D형 플립플롭 121 및 122로 래치된다. 이러한 동작은 각각의 신호 LVQi 및 HVQi의 안정된 형태인 LVQ 및 HVQ를 비롯하여 상보 신호 LVQ＼ 및 HVQ＼를 발생시킨다. 상보 출력 인에이블 신호 OE의 지연된 형태는 지연 블록(124)에 의해 발생되어, 플립플롭(121, 122)의 클록 단자에 제공된다. 출력 인에이블 신호 OE＼는 플립플롭의 리셋 단자에 연결되어, 상기 칩이 출력을 출력 노드(21)에 성공적으로 제공한 후 그 플립플롭을 소거(clear)한다. 구동 트랜지스터(22, 24)의 전환 동작은 VCCQ 및 접지 전압에서의 국부적인 변동을 유발할 수 있으므로, 플립플롭(121, 122)에 의한 신호 LVQi 및 HVQi의 래칭은 구동 트랜지스터(22, 24)의 전환 동작 중에 상기 전압값들의 상태가 변하지 않는 것을 보장한다. TH1 및 TH2에 관련된 VCCQ값에 대한 LVQ, LVQ＼, HVQ 및 HVQ＼의 값은 표 1과 같다.
VCCQ LVQ LVQ＼ HVQ HVQ＼
VCCQ>TH2 0 1 1 0
TH1<VCCQ<TH2 0 1 0 1
VCCQ<TH1 1 0 0 1
제1 논리 제어 회로(130)
제1 논리 제어 회로(130)는 신호 Dn, OE, HVQ＼ 및 LVQ를 수신하고, 출력 전류를 풀업 트랜지스터(22)의 게이트에 제공한다. 출력 전류는 두가지 기능을 갖는 다. 첫번째 기능은 풀업 트랜지스터(22)를 Dn 및 OE의 값에 따라 전도 상태나 비전도 상태로 설정하는 것이다. 출력 구동기(20)에 있어서, 풀업 트랜지스터(22)는 Dn의 상태에 상관없이 OE＼ 신호가 논리 하이 상태(논리 로우 상태에 있는 OE에 대응)에 있을 경우에는 비전도 상태에 놓이고, 양쪽 신호 Dn 및 OE＼가 모두 논리 로우 상태에 있을 경우에는 비전도 상태를 유지하며, Dn이 논리 하이 상태이고 OE＼가 논리 로우 상태에 있을 경우에는 전도 상태에 놓이게 된다. 제1 논리 제어 회로(130)의 두번째 기능은 VCCQ의 값의 함수에 따라 풀업 트랜지스터(22)에 대한 방전 전류를 미터링(metering)함으로써, 출력 노드(21)에서의 상승 신호 전이 동안 더 균일한 슬루 속도 및 슬루 시간을 제공하는 것이다.
논리 제어 회로(130)는 2개의 PMOS 트랜지스터(131, 132)와, 8개의 NMOS 트랜지스터(133 내지 140)를 포함한다. PMOS 트랜지스터(132)는 신호 OE＼가 논리 하이 상태(논리 로우 상태에 있는 상보 신호 OE에 대응)에 있을 경우에 풀업 트랜지스터(22)를 비전도 상태에 놓는다. PMOS 트랜지스터(131)는 데이터 신호 Dn이 논리 로우 상태이고 신호 OE＼가 논리 로우 상태에 있을 경우에 풀업 트랜지스터(22)를 비전도 상태에 놓는다. 그 외의 남은 트랜지스터(133 내지 140)는 신호 Dn이 논리 하이 상태이고 신호 OE＼가 논리 로우 상태에 있을 경우에 풀업 트랜지스터(22)를 전도 상태에 놓는 역할을 하고, 이러한 경우에 방전 전류량은 VCCQ의 값, 특히 신호 LVQ 및 HVQ＼의 논리 상태와 관련이 있다. 이러한 상태의 신호 Dn 및 OE＼ 하에서, 각각의 트랜지스터(133, 134, 136, 137, 138, 139)는 전도 상태에 놓이게 된다. 트랜지스터(136, 137)는 직렬 회로로 구성되며, VCCQ의 값에 상관없이 이러한 상태의 신호 Dn 및 OE＼ 하에서 제1 방전 부분을 형성한다. 트랜지스터(133-135)는 직렬 회로로 구성되며, HVQ가 논리 로우 상태(논리 하이 상태에 있는 HVQ＼에 대응)에 있을 경우에 활성화되고 HVQ가 논리 하이 상태에 있을 경우에 비활성화되는 제2 방전 부분을 형성한다. 트랜지스터(138-140)는 또한 직렬 회로로 구성되며, LVQ가 논리 하이 상태에 있을 경우에 활성화되고 LVQ가 논리 로우 상태에 있을 경우에 비활성화되는 제3 방전 부분을 형성한다.
VCCQ가 임계값 TH1과 TH2 사이의 중간 범위의 값에 있을 때, 양쪽 LVQ 및 HVQ는 모두 논리 로우 상태에 놓이게 된다. 이러한 조건 하에서, 신호 OE＼가 로우이고 신호 Dn이 하이일 때, 제1 및 제2 방전 부분(각각 트랜지스터 136-137 및 133-135)은 전도 상태에 놓이게 된다. VCCQ가 제1 임계값 TH1 이하로 하강할 때, LVQ는 논리 하이 상태가 된다(HVQ는 논리 로우 상태를 유지). 이 때문에, 트랜지스터(138-140)에 의해 형성된 제3 방전 부분은 처음 두 방전 부분과 더불어 전도 상태가 된다. VCCQ가 제2 임계값 TH2 이상으로 상승할 때, HVQ는 논리 하이 상태가 된다(LVQ는 논리 로우 상태). 이 때문에, 트랜지스터(133-135)에 의해 형성된 제2 방전 부분은 트랜지스터(136-137)에 의해 형성된 전도 상태의 제1 방전 부분만을 제외하고는 비전도 상태가 된다.
따라서, VCCQ가 TH1 이하일 경우에는 3개의 활성 방전 부분이 존재하고, VCCQ가 TH1과 TH2 사이일 경우에는 2개의 활성 방전 부분이 존재하며, VCCQ가 TH2 이상일 경우에는 단지 1개의 활성 방전 부분이 존재하게 된다. 이러한 방식으로, 풀업 트랜지스터(22)의 게이트가 방전되는 속도는 VCCQ의 크기가 증가함에 따라 감 소된다. 이 때문에, 풀업 트랜지스터(22)는 VCCQ가 증가함에 따라 더 느리게 턴온됨으로써, VCCQ의 크기가 증가함에 따라 더 빨리 출력 커패시터 CL을 충전시키는 풀업 트랜지스터(22)의 고유한 경향에 대한 보상을 하게 된다.
제2 논리 제어 회로(150)
제2 논리 제어 회로(150)는 신호 Dn, Dn＼, OE, OE＼, HVQ＼ 및 LVQ를 수신하고, 출력 전류를 풀다운 트랜지스터(24)의 게이트에 제공한다. 출력 전류는 두가지 기능을 갖는다. 첫번째 기능은 풀다운 트랜지스터(24)를 Dn 및 OE의 값에 따라 전도 상태나 비전도 상태로 설정하는 것이다. 출력 구동기(20)(도 1)에 있어서, 풀다운 트랜지스터(24)는 Dn의 상태에 상관없이 OE＼ 신호가 논리 하이 상태(논리 로우 상태에 있는 OE에 대응)에 있을 경우에는 비전도 상태에 놓이고, Dn이 논리 하이 상태이고 OE＼가 논리 로우 상태에 있을 경우에는 비전도 상태를 유지하며, 양쪽 신호 Dn 및 OE＼가 모두 논리 로우 상태에 있을 경우에는 전도 상태에 놓이게 된다. 제2 논리 제어 회로(150)의 두번째 기능은 VCCQ의 값의 함수에 따라 풀다운 트랜지스터(24)에 대한 충전 전류를 미터링(metering)함으로써, 출력 노드(21)에서의 하강 신호 전이 동안 더 균일한 슬루 속도 및 슬루 시간을 제공하는 것이다.
논리 제어 회로(150)는 5개의 NMOS 트랜지스터(151-155)와, 5개의 PMOS 트랜지스터(156 내지 160)를 포함한다. NMOS 트랜지스터(152)는 신호 OE＼가 논리 하이 상태에 있을 경우에 풀다운 트랜지스터(24)를 비전도 상태에 놓는다. PMOS 트랜지스터(151)는 데이터 신호 Dn이 논리 하이 상태이고 신호 OE＼가 논리 로우 상태에 있을 경우에 풀다운 트랜지스터(24)를 비전도 상태에 놓는다. 그 외의 남은 트랜지스터(153 내지 160)는 신호 Dn 및 OE＼가 모두 논리 로우 상태에 있을 경우에 풀다운 트랜지스터(24)를 전도 상태에 놓는 역할을 하고, 이러한 경우에 충전 전류량은 VCCQ의 값, 특히 신호 LVQ 및 HVQ의 논리 상태와 관련이 있다. 신호 Dn 및 OE＼가 모두 논리 로우 상태(논리 하이 상태에 있는 상보 신호 Dn＼ 및 OE에 대응)에 있을 경우에, 각각의 트랜지스터(153, 154, 156, 157, 158, 159)는 전도 상태에 놓이게 된다. 트랜지스터(156, 157)는 직렬 회로로 구성되며, VCCQ의 값에 상관없이 이러한 상태의 신호 Dn 및 OE＼ 하에서 제1 충전 부분을 형성한다. 트랜지스터(153-155)는 직렬 회로로 구성되며, LVQ가 논리 하이 상태에 있을 경우에 활성화되고 LVQ가 논리 로우 상태에 있을 경우에 비활성화되는 제2 충전 부분을 형성한다. 트랜지스터(158-160)는 또한 직렬 회로로 구성되며, HVQ가 논리 로우 상태에 있을 경우에 활성화되고 HVQ가 논리 하이 상태에 있을 경우에 비활성화되는 제3 충전 부분을 형성한다.
VCCQ가 임계값 TH1과 TH2 사이의 중간 범위의 값에 있을 때, 양쪽 LVQ 및 HVQ는 모두 논리 로우 상태에 놓이게 된다. 이러한 조건 하에서, 신호 OE＼가 로우이고 신호 Dn이 로우일 때, 제1 및 제3 충전 부분(각각 트랜지스터 156-157 및 158-160)은 전도 상태에 놓이게 된다. VCCQ가 제1 임계값 TH1 이하로 하강할 때, 신호 LVQ는 논리 하이 상태가 된다(HVQ는 논리 로우 상태를 유지). 이 때문에, 트랜지스터(153-155)에 의해 형성된 제2 충전 부분은 제1 및 제3 충전 부분과 더불어 전도 상태가 된다. VCCQ가 제2 임계값 TH2 이상으로 상승할 때, HVQ는 논리 하이 상태가 된다(LVQ는 논리 로우 상태). 이 때문에, 각각 트랜지스터(153-155 및 158-160)에 의해 형성된 제2 및 제3 충전 부분은 트랜지스터(156-157)에 의해 형성된 전도 상태의 제1 충전 부분만을 제외하고는 비전도 상태가 된다.
따라서, VCCQ가 TH1 이하일 경우에는 3개의 활성 충전 부분이 존재하고, VCCQ가 TH1과 TH2 사이일 경우에는 2개의 활성 충전 부분이 존재하며, VCCQ가 TH2 이상일 경우에는 단지 1개의 활성 충전 부분이 존재하게 된다. 이러한 방식으로, 풀다운 트랜지스터(24)의 게이트가 충전되는 속도는 VCCQ의 크기가 증가함에 따라 감소된다. 이 때문에, 풀다운 트랜지스터(24)는 VCCQ가 증가함에 따라 더 느리게 턴온됨으로써, VCCQ의 크기가 증가함에 따라 더 빨리 출력 커패시터 CL을 방전시키는 풀다운 트랜지스터(24)의 고유한 경향에 대한 보상을 하게 된다.
트랜지스터 선택
NMOS 트랜지스터나 PMOS 트랜지스터나 그들의 조합을 논리 제어 회로(130)의 각각의 방전 부분과 논리 제어 회로(150)의 각각의 충전 부분에 사용할 수 있음을 인식할 수 있다. 논리 제어 회로(130)의 예시적인 구현에 있어서, 동일한 종류(NMOS)의 트랜지스터들을 3개의 모든 방전 부분에 사용하였다. 논리 제어 회로(150)의 예시적인 구현에 있어서, PMOS 트랜지스터를 제1 및 제3 충전 부분(각각 트랜지스터 156-157 및 158-160)에, NMOS 트랜지스터를 제2 충전 부분(트랜지스터 153-155)에 사용하였다. 종래 기술에서 알 수 있는 바와 같이, NMOS 트랜지스터는 PMOS 트랜지스터보다 더 빠른 턴온 특성을 가지며, 이로 인해 전류를 더 빠르게 구동 트랜지스터의 게이트에 전달할 수 있다. 또한, NMOS 트랜지스터는 동일한 칩 표면 면적에 있어서 PMOS 트랜지스터보다 다량의 구동 전류를 제공할 수 있다. 그러나, 충전 부분에 배치된 NMOS 트랜지스터는 구동 트랜지스터(24)의 전압을 VCCQ의 최대값까지 끌어 올릴 수 없다. 대신에, NMOS 트랜지스터는 단지 트랜지스터(24)의 게이트를 VCCQ의 값에서 장치의 임계 전압 VTN을 뺀 값(즉, VCCQ - VTN), 즉 NMOS 트랜지스터가 비전도 상태가 되는 지점까지 이르게 할 수 있다. 방전 부분에 배치된 동일한 NMOS 트랜지스터는 구동 트랜지스터(이 경우, 트랜지스터 22)의 게이트 전압을 0 볼트까지 끌어 내릴 수 있다. 유사한 방식으로, 방전 부분에 배치된 PMOS 트랜지스터는 단지 구동 트랜지스터의 게이트를 장치의 임계 전압 VTP와 같은 값, 즉 PMOS 트랜지스터가 비전도 상태가 되는 지점까지 끌어 내릴 수 있다. 충전 부분에 배치된 동일한 PMOS 트랜지스터는 구동 트랜지스터(이 경우 트랜지스터 24)의 게이트 전압을 VCCQ의 최대값까지 끌어 올릴 수 있다.
낮은 VCCQ 조건 하에서 트랜지스터(24)의 게이트에 대한 충전 속도를 증가시키기 위해서, NMOS 트랜지스터가 논리 제어 회로(150)의 제2 충전 부분(트랜지스터 153-155)에 사용되어 왔다. 전술한 바와 같이, 이 충전 부분은 신호 LVQ가 논리 하이 상태에 있을 때 활성화된다. 상기 NMOS 트랜지스터는 구동 트랜지스터(24)의 게이트를 VCCQ의 값까지 완전히 충전시킬 수는 없지만, 제1 충전 부분에 배치된 PMOS 트랜지스터(156-157)는 완전히 충전시킬 수 있다. 전술한 바와 같이, PMOS 트랜지스터(156-157)는 모든 VCCQ 조건 하에서 활성이다.
출력 구동기에 충족될 수 있는 목표 슬루 상승 및 하강 시간들이 주어지면, 당업자는 회로 시뮬레이터, 예컨대 SPICE(Simulation Program with Integrated Emphasis) 기반의 시뮬레이터를, 다양한 VCCQ 조건 하에서 출력 구동기의 성능을 시뮬레이트하여, 목표 시간을 충족시키는 트랜지스터(133-140, 153-160)에 대한 장치 부분 및 장치의 치수를 알 수 있다. 장치의 치수에 대한 한가지 예시적인 세트가 이하 논리 제어 회로(130)에 대한 표 2와, 논리 제어 회로(150)에 대한 표 3에 표시되어 있으며, 여기서 TH1 = 2V ~ 2.2V, TH2 = 4V 이며, 목표 출력 슬루 시간은 30ns이다.
제2 방전 부분 중저값의 VCCQ에서 활성 (VCCQ<TH2) 제1 방전 부분 모든 값의 VCCQ에서 활성 제3 방전 부분 단지 저값의 VCCQ에서 활성 (VCCQ<TH1)
트랜지스터 133 게이트 폭 = 6.0㎛ 게이트 길이 = 0.7㎛ 트랜지스터 136 게이트 폭 = 6.0㎛ 게이트 길이 = 0.7㎛ 트랜지스터 138 게이트 폭 = 20.0㎛ 게이트 길이 = 0.7㎛
트랜지스터 134 게이트 폭 = 6.0㎛ 게이트 길이 = 1.1㎛ 트랜지스터 137 게이트 폭 = 6.0㎛ 게이트 길이 = 2.4㎛ 트랜지스터 139 게이트 폭 = 20.0㎛ 게이트 길이 = 0.7㎛
트랜지스터 135 게이트 폭 = 10.0㎛ 게이트 길이 = 0.7㎛ 트랜지스터 140 게이트 폭 = 20.0㎛ 게이트 길이 = 0.7㎛
제2 방전 부분 중저값의 VCCQ에서 활성 (VCCQ<TH2) 제1 방전 부분 모든 값의 VCCQ에서 활성 제3 방전 부분 단지 저값의 VCCQ에 활성 (VCCQ<TH1)
트랜지스터 155 게이트 폭 = 30.0㎛ 게이트 길이 = 0.75㎛ 트랜지스터 160 게이트 폭 = 24.0㎛ 게이트 길이 = 0.8㎛
트랜지스터 154 게이트 폭 = 30.0㎛ 게이트 길이 = 0.75㎛ 트랜지스터 157 게이트 폭 = 6.0㎛ 게이트 길이 = 1.8㎛ 트랜지스터 159 게이트 폭 = 24.0㎛ 게이트 길이 = 0.8㎛
트랜지스터 153 게이트 폭 = 30.0㎛ 게이트 길이 = 0.8㎛ 트랜지스터 156 게이트 폭 = 6.0㎛ 게이트 길이 = 0.8㎛ 트랜지스터 158 게이트 폭 = 24.0㎛ 게이트 길이 = 0.8㎛
출력 구동기(200)
출력 구동기(200)에 있어서, 풀다운 트랜지스터(24)의 게이트에 연결된 충전 전류량은 VCCQ의 값이 감소됨에 따라 주요 충전 부분와 함께 하나 이상의 충전 부분을 선택적으로 활성화함으로써, VCCQ의 함수에 따라 변동된다. VCCQ의 함수에 따른 충전 전류량의 유사한 변동은 주요 충전 부분을 방해하고, VCCQ의 값이 증가할 때 선택적으로 활성화되는 하나 이상의 부(minor)방전 부분을 사용함으로써, 성취될 수 있음을 알 수 있다. 이러한 방법이 도 5에 도시된 출력 구동기의 실시예(200)에 사용되었다. 또한, 출력 구동기(100)에 있어서, 풀업 트랜지스터(22)의 게이트에 연결된 방전 전류량은 VCCQ의 값이 감소됨에 따라 주요 방전 부분와 함께 하나 이상의 방전 부분을 선택적으로 활성화함으로써, VCCQ의 함수에 따라 변동되었다. 도 5에 도시된 실시예(200)에 있어서, VCCQ의 함수에 따른 방전 전류량의 변동은 주요 방전 부분을 방해하고, VCCQ의 값이 증가할 때 선택적으로 활성화되는 하나 이상의 부(minor)충전 부분을 사용함으로써, 성취된다.
출력 구동기(200)는 출력 구동기(100)와 동일한 입력 신호를 수신하며, 출력 노드(21), 구동 트랜지스터(22, 24), 논리 코어(15), 레벨 시프터(18') 및 전압 검출기(110)를 포함한다. 이전 실시예에서와 같이, 전압 검출기(110)는 저항 R1 - R3, 비교기(114, 116), 선택 트랜지스터(112), 래치(121, 122)를 포함한다. 출력 구동기(200)는 신호 OE＼ 및 Dn 및 검출된 레벨의 VCCQ에 응답하여 풀업 트랜지스터(22) 게이트의 충전 및 방전을 제어하는 제1 논리 제어 회로(230)와, 신 호 OE＼ 및 Dn 및 검출된 레벨의 VCCQ에 응답하여 풀다운 트랜지스터(24) 게이트의 충전 및 방전을 제어하는 제2 논리 제어 회로(250)를 더 포함한다.
제1 논리 제어 회로(230)는 전술된 출력 구동기(20)의 트랜지스터(31-34)를 포함하며, 여기서 트랜지스터(33, 34)는 주요 방전 부분을 형성한다. 트랜지스터(34)는 신호 Dn이 논리 하이 상태에 있을 경우에는 전도 상태에, 신호 Dn이 논리 로우 상태에 있을 경우에는 비전도 상태에 놓이게 된다. 제1 논리 제어 회로(230)는 제2 공급 VCCQ로부터 풀업 트랜지스터(22)의 게이트에 전류를 선택적으로 연결하는 PMOS 트랜지스터(231)를 구비한 제1 부충전 부분과, 제2 공급 VCCQ로부터 풀업 트랜지스터(22)의 게이트에 전류를 선택적으로 연결하는 PMOS 트랜지스터(232)를 구비한 제2 부충전 부분을 더 포함한다. PMOS 트랜지스터(231)는 게이트 단자가 신호 LVQ에 연결되며, 비교기(116)의 출력 LVQi가 논리 하이 상태에 있을 경우에는 비전도 상태에, 상기 출력 LVQi가 논리 로우 상태에 있을 경우에는 전도 상태에 놓이게 된다. 전술된 바와 같이, LVQi는 제1 스케일 버전의 VCCQ가 기준 전압 VREF를 초과할 경우에는 논리 하이 상태(예컨대, 제2 상태)가 되고, 상기 제1 스케일 버전의 VCCQ가 기준 전압 VREF 이하일 경우에는 논리 로우 상태(예컨대, 제1 상태)가 된다. PMOS 트랜지스터(232)는 게이트 단자가 신호 HVQ＼에 연결되며, 비교기(114)의 출력 HVQi가 논리 로우 상태에 있을 경우에는 비전도 상태에, 상기 출력 HVQi가 논리 하이 상태에 있을 경우에는 전도 상태에 놓이게 된다. 전술된 바와 같이, HVQi는 제2 스케일 버전의 VCCQ가 기준 전압 VREF를 초과할 경우에는 논리 하 이 상태(예컨대, 제2 상태)가 되고, 상기 제2 스케일 버전의 VCCQ가 기준 전압 VREF 이하일 경우에는 논리 로우 상태(예컨대, 제1 상태)가 된다. 각각의 트랜지스터(231, 232)(예컨대, 각각의 제1 및 제2 부충전 부분)에 의해 전도된 최대 전류는 방전 부분의 트랜지스터(34)에 의해 전도된 최대 전류보다 작다.
VCCQ가 임계값 TH1 이하일 경우에는, 신호 LVQ = 1 및 신호 HVQ＼ = 1이고(표 1 참조), 따라서 트랜지스터(231, 232)는 비전도 상태가 되며, 풀업 트랜지스터(22)의 게이트는 트랜지스터(231, 232)로부터 전류를 방해하는 일 없이 트랜지스터(33, 34)에 의해 방전될 수 있다. VCCQ가 임계값 TH1과 TH2 사이일 경우에는, 신호 LVQ = 0 및 신호 HVQ＼ = 1이고, 따라서 트랜지스터(231)는 전도 상태, 트랜지스터(232)는 비전도 상태가 된다. 따라서, 풀업 트랜지스터(22)의 게이트가 트랜지스터(33, 34)에 의해 방전될 때, 트랜지스터(231)는 전체적인 방전 속도를 늦추는 작은(minor) 반대 전류를 제공한다. VCCQ가 임계값 TH2 이상일 경우에는, 신호 LVQ = 0 및 신호 HVQ＼ = 0이고, 따라서 트랜지스터(231, 232)는 모두 전도 상태가 된다. 따라서, 풀업 트랜지스터(22)의 게이트가 트랜지스터(33, 34)에 의해 방전될 때, 트랜지스터(231, 232)는 모두 전체적인 방전 속도를 늦추는 작은(minor) 반대 전류를 제공한다.
제2 논리 제어 회로(250)는 전술된 출력 구동기(20)의 트랜지스터(36-39)를 포함하며, 여기서 트랜지스터(36, 37)는 주요 충전 부분을 형성한다. 트랜지스터(36)는 신호 Dn이 논리 로우 상태에 있을 경우에는 전도 상태에, 신호 Dn이 논리 하이 상태에 있을 경우에는 비전도 상태에 놓이게 된다. 제2 논리 제어 회로(250)는 풀다운 트랜지스터(24)의 게이트로부터 전원 복귀선(접지)에 전류를 선택적으로 연결하는 NMOS 트랜지스터(251)를 구비한 제1 부방전 부분과, 풀다운 트랜지스터(24)의 게이트로부터 전원 복귀선에 전류를 선택적으로 연결하는 NMOS 트랜지스터(252)를 구비한 제2 부방전 부분을 더 포함한다. NMOS 트랜지스터(251)는 게이트 단자가 신호 LVQ＼에 연결되며, 비교기(116)의 출력 LVQi가 논리 하이 상태에 있을 경우에는 비전도 상태에, 상기 출력 LVQi가 논리 로우 상태에 있을 경우에는 전도 상태에 놓이게 된다. 전술된 바와 같이, LVQi는 제1 스케일 버전의 VCCQ가 기준 전압 VREF를 초과할 경우에는 논리 하이 상태(예컨대, 제2 상태)가 되고, 상기 제1 스케일 버전의 VCCQ가 기준 전압 VREF 이하일 경우에는 논리 로우 상태(예컨대, 제1 상태)가 된다. NMOS 트랜지스터(252)는 게이트 단자가 신호 HVQ에 연결되며, 비교기(114)의 출력 HVQi가 논리 로우 상태에 있을 경우에는 비전도 상태에, 상기 출력 HVQi가 논리 하이 상태에 있을 경우에는 전도 상태에 놓이게 된다. 전술된 바와 같이, HVQi는 제2 스케일 버전의 VCCQ가 기준 전압 VREF를 초과할 경우에는 논리 하이 상태(예컨대, 제2 상태)가 되고, 상기 제2 스케일 버전의 VCCQ가 기준 전압 VREF 이하일 경우에는 논리 로우 상태(예컨대, 제1 상태)가 된다. 각각의 트랜지스터(251, 252)(예컨대, 각각의 제1 및 제2 부충전 부분)에 의해 전도된 최대 전류는 방전 부분의 트랜지스터(34)에 의해 전도된 최대 전류보다 작다.
VCCQ가 임계값 TH1 이하일 경우에는, 신호 LVQ＼ = 0 및 신호 HVQ = 0이고( 표 1 참조), 따라서 트랜지스터(251, 252)는 비전도 상태가 되며, 풀다운 트랜지스터(24)의 게이트는 트랜지스터(251, 252)로부터 전류를 방해하는 일 없이 트랜지스터(36, 37)에 의해 충전될 수 있다. VCCQ가 임계값 TH1과 TH2 사이일 경우에는, 신호 LVQ＼ = 1 및 신호 HVQ = 0이고, 따라서 트랜지스터(251)는 전도 상태, 트랜지스터(252)는 비전도 상태가 된다. 따라서, 풀다운 트랜지스터(24)의 게이트가 트랜지스터(36, 37)에 의해 충전될 때, 트랜지스터(251)는 전체적인 충전 속도를 늦추는 작은(minor) 반대 전류를 제공한다. VCCQ가 임계값 TH2 이상일 경우에는, 신호 LVQ＼ = 1 및 신호 HVQ = 1이고, 따라서 트랜지스터(251, 252)는 모두 전도 상태가 된다. 따라서, 풀다운 트랜지스터(24)의 게이트가 트랜지스터(36, 37)에 의해 충전될 때, 트랜지스터(251, 252)는 모두 전체적인 충전 속도를 늦추는 작은(minor) 반대 전류를 제공한다.
본 발명은 특히 예시적인 실시예에 대하여 기재되었지만, 개시된 본 발명에 기초하여 본 발명의 기술적 사상의 범주 내에서 다양한 변경예, 변형예, 개조예가 이루어질 수 있다. 예컨대, 검출기(110) 및 논리 회로(130, 150, 230 및 250) 내에서 다양한 논리 지향이 변화될 수도 있으며, 그 안에 논리 전환이 부가될 수도 있다. 본 발명은 현재 가장 실용적이고 양호한 실시예로 간주되는 것에 대하여 기재되었지만, 개시된 실시예로 제한되지 않고, 첨부된 특허 청구 범위 내에 포함되는 다양한 변형예 및 균등물을 포함한다.
본 발명은 VCCQ의 폭넓은 변동을 통해 예측 가능한 양으로 출력 구동기의 슬 루 시간을 제어할 수 있다.
또한 본 발명은 폭넓은 형태의 회로 응용에 사용될 수 있고, 동시에 전원 및 복귀선 상의 낮은 잡음 특성과 인접한 전기선 상의 낮은 크로스토크를 유지하는 출력 구동기를 제공할 수 있다.

Claims (24)

  1. 제1 공급 전압 포트에서 수신되는 제1 공급 전압 VCC에 의해 전원을 공급받는 코어를 구비한 디지털 집적 회로칩용 출력 버퍼에 있어서,
    제2 공급 전압 VCCQ를 수신하는 제2 공급 전압 포트와;
    전원 복귀선 포트와;
    전압 출력을 제공하는 출력 포트와;
    상기 출력에서 제공되는 전압값을 나타내는 입력 데이터값을 수신하는 입력 포트로써, 상기 입력 데이터값은 논리 로우 전압이 상기 출력에서 발생될 경우에는 제1 상태를, 논리 하이 전압이 상기 출력에서 발생될 경우에는 제2 상태를 갖는 것인 입력 포트와;
    상기 제2 공급 전압 VCCQ의 스케일 버전에 연결되는 제1 입력과, 기준 전압 VREF에 연결되는 제2 입력과, 상기 스케일 버전과 상기 기준 전압간의 차와 관계있는 전압을 제공하는 출력을 갖는 비교기와;
    게이트 전극, 소스 전극 및 드레인 전극을 갖는 풀업 트랜지스터로써, 상기 소스 및 드레인 전극 중 하나는 상기 제2 전압 공급 포트에 연결되고, 상기 소스 및 드레인 전극 중 다른 하나는 상기 출력에 연결되는 것인 풀업 트랜지스터와;
    게이트 전극, 소스 전극 및 드레인 전극을 갖는 풀다운 트랜지스터로써, 상기 소스 및 드레인 전극 중 하나는 상기 전원 복귀선 포트에 연결되고, 상기 소스 및 드레인 전극 중 다른 하나는 상기 출력에 연결되는 것인 풀다운 트랜지스터와;
    상기 입력 데이터값 및 상기 비교기의 출력값에 응답하여, 상기 입력 데이터값이 제2 상태일 경우에 상기 풀업 트랜지스터의 게이트를 방전시키고, 상기 비교기의 출력값이 변하는 속도로 상기 풀업 트랜지스터의 게이트를 방전시키는 제1 논리 제어 회로
    를 포함하는 디지털 집적 회로칩용 출력 버퍼.
  2. 제1항에 있어서, 상기 비교기(114 또는 116)의 출력은 상기 제2 전원 공급 전압 VCCQ의 스케일 버전이 상기 기준 전압 VREF보다 클 경우에는 제1 논리 상태를, 상기 제2 전원 공급 전압 VCCQ의 스케일 버전이 상기 기준 전압 VREF보다 작을 경우에는 제2 논리 상태를 가지며,
    상기 제1 논리 제어 회로는 상기 비교기의 출력이 제1 논리 상태에 있을 경우에 더 느린 속도로 상기 풀업 트랜지스터의 게이트를 방전시키는 것인 디지털 집적 회로칩용 출력 버퍼.
  3. 제2항에 있어서, 상기 제1 논리 제어 회로는 제1 방전 부분 및 제2 방전 부분을 포함하며,
    상기 제1 방전 부분은 상기 입력 데이터값이 제2 상태일 경우에는 전도 상태가 되고 상기 입력 데이터값이 제1 상태일 경우에는 비전도 상태가 되는 제1 부분 트랜지스터(137)를 구비하고,
    상기 제2 방전 부분은 직렬로 연결되는 제2 부분 트랜지스터(134 또는 139)와 제3 부분 트랜지스터(135 또는 140)를 구비하며, 상기 제2 부분 트랜지스터는 상기 입력 데이터값이 제2 상태일 경우에는 전도 상태가 되고 상기 입력 데이터값이 제1 상태일 경우에는 비전도 상태가 되고, 상기 제3 부분 트랜지스터는 상기 비교기의 출력(HVQi 또는 LVQi)이 제2 논리 상태일 경우에는 전도 상태가 되고 상기 비교기의 출력이 제1 논리 상태일 경우에는 비전도 상태가 되는 것인 디지털 집적 회로칩용 출력 버퍼.
  4. 제2항에 있어서, 상기 비교기는 상기 출력 버퍼의 제1 비교기(116)를 포함하며, 상기 제2 전원 공급 전압 VCCQ의 스케일 버전은 그것의 제1 스케일 버전으로 지정되고, 상기 제1 비교기의 출력(LVQi)은 상기 제1 스케일 버전이 상기 기준 전압 VREF보다 클 경우에는 제1 논리 상태를, 상기 제1 스케일 버전이 상기 기준 전압 VREF보다 작을 경우에는 제2 논리 상태를 가지며;
    상기 출력 버퍼는 상기 제2 공급 전압 VCCQ의 제2 스케일 버전에 연결되는 제1 입력과, 제2 기준 전압에 연결되는 제2 입력과, 상기 제2 스케일 버전이 상기 제2 기준 전압보다 클 경우에는 제1 논리 상태를, 상기 제2 스케일 버전이 상기 제2 기준 전압보다 작을 경우에는 제2 논리 상태를 갖는 출력(HVQi)을 갖는 제2 비교기(114)를 더 포함하고;
    상기 제1 논리 제어 회로는 제1 방전 부분, 제2 방전 부분 및 제3 방전 부분을 포함하며,
    상기 제1 방전 부분은 상기 입력 데이터값이 제2 상태일 경우에는 전도 상태가 되고 상기 입력 데이터값이 제1 상태일 경우에는 비전도 상태가 되는 제1 부분 트랜지스터(137)를 구비하고,
    상기 제2 방전 부분은 직렬로 연결되는 제2 부분 트랜지스터(139)와 제3 부분 트랜지스터(140)를 구비하며, 상기 제2 부분 트랜지스터는 상기 입력 데이터값이 제2 상태일 경우에는 전도 상태가 되고 상기 입력 데이터값이 제1 상태일 경우에는 비전도 상태가 되고, 상기 제3 부분 트랜지스터는 상기 제1 비교기의 출력(LVQi)이 제2 논리 상태일 경우에는 전도 상태가 되고 상기 제1 비교기의 출력이 제1 논리 상태일 경우에는 비전도 상태가 되고,
    상기 제3 방전 부분은 직렬로 연결되는 제4 부분 트랜지스터(134)와 제5 부분 트랜지스터(135)를 구비하며, 상기 제4 부분 트랜지스터는 상기 입력 데이터값이 제2 상태일 경우에는 전도 상태가 되고 상기 입력 데이터값이 제1 상태일 경우에는 비전도 상태가 되고, 상기 제5 부분 트랜지스터는 상기 제2 비교기의 출력(HVQi)이 제2 논리 상태일 경우에는 전도 상태가 되고 상기 제2 비교기의 출력이 제1 논리 상태일 경우에는 비전도 상태가 되는 것인 디지털 집적 회로칩용 출력 버퍼.
  5. 삭제
  6. 삭제
  7. 제1항에 있어서, 상기 입력 데이터값 및 상기 비교기의 출력값에 응답하여, 상기 입력 데이터값이 제1 상태일 경우에 상기 풀다운 트랜지스터의 게이트를 충전시키고, 상기 비교기의 출력값이 변하는 속도로 상기 풀다운 트랜지스터의 게이트를 충전시키는 제2 논리 제어 회로를 더 포함하는 디지털 집적 회로칩용 출력 버퍼.
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  14. 삭제
  15. 제1 공급 전압 포트에서 수신되는 제1 공급 전압 VCC에 의해 전원을 공급받는 코어를 구비한 디지털 집적 회로칩용 출력 버퍼에 있어서,
    제2 공급 전압 VCCQ를 수신하는 제2 공급 전압 포트와;
    전원 복귀선 포트와;
    전압 출력을 제공하는 출력 포트와;
    상기 출력에서 제공되는 전압값을 나타내는 입력 데이터값을 수신하는 입력 포트로써, 상기 입력 데이터값은 논리 로우 전압이 상기 출력에서 발생될 경우에는 제1 상태를, 논리 하이 전압이 상기 출력에서 발생될 경우에는 제2 상태를 갖는 것인 입력 포트와;
    상기 제2 공급 전압 VCCQ의 스케일 버전에 연결되는 제1 입력과, 기준 전압 VREF에 연결되는 제2 입력과, 상기 스케일 버전과 상기 기준 전압간의 차와 관계있는 전압을 제공하는 출력을 갖는 비교기와;
    게이트 전극, 소스 전극 및 드레인 전극을 갖는 풀업 트랜지스터로써, 상기 소스 및 드레인 전극 중 하나는 상기 제2 전압 공급 포트에 연결되고, 상기 소스 및 드레인 전극 중 다른 하나는 상기 출력에 연결되는 것인 풀업 트랜지스터와;
    게이트 전극, 소스 전극 및 드레인 전극을 갖는 풀다운 트랜지스터로써, 상기 소스 및 드레인 전극 중 하나는 상기 전원 복귀선 포트에 연결되고, 상기 소스 및 드레인 전극 중 다른 하나는 상기 출력에 연결되는 것인 풀다운 트랜지스터와;
    상기 입력 데이터값 및 상기 비교기의 출력값에 응답하여, 상기 입력 데이터값이 제1 상태일 경우에 상기 풀다운 트랜지스터의 게이트를 충전시키고, 상기 비교기의 출력값이 변하는 속도로 상기 풀다운 트랜지스터의 게이트를 충전시키는 논 리 제어 회로
    를 포함하는 디지털 집적 회로칩용 출력 버퍼.
  16. 제15항에 있어서, 상기 비교기(114 또는 116)의 출력은 상기 제2 전원 공급 전압 VCCQ의 스케일 버전이 상기 기준 전압 VREF보다 클 경우에는 제1 논리 상태를, 상기 제2 전원 공급 전압 VCCQ의 스케일 버전이 상기 기준 전압 VREF보다 작을 경우에는 제2 논리 상태를 가지며,
    상기 논리 제어 회로는 상기 비교기의 출력이 제1 논리 상태에 있을 경우에 더 느린 속도로 상기 풀다운 트랜지스터의 게이트를 충전시키는 것인 디지털 집적 회로칩용 출력 버퍼.
  17. 제16항에 있어서, 상기 논리 제어 회로는 제1 충전 부분 및 제2 충전 부분을 포함하며,
    상기 제1 충전 부분은 상기 입력 데이터값이 제2 상태일 경우에는 비전도 상태가 되고 상기 입력 데이터값이 제1 상태일 경우에는 전도 상태가 되는 제1 부분 트랜지스터(157)를 구비하고,
    상기 제2 충전 부분은 직렬로 연결되는 제2 부분 트랜지스터(154 또는 159)와 제3 부분 트랜지스터(155 또는 160)를 구비하며, 상기 제2 부분 트랜지스터는 상기 입력 데이터값이 제2 상태일 경우에는 비전도 상태가 되고 상기 입력 데이터 값이 제1 상태일 경우에는 전도 상태가 되고, 상기 제3 부분 트랜지스터는 상기 비교기의 출력(HVQi 또는 LVQi)이 제2 논리 상태일 경우에는 전도 상태가 되고 상기 비교기의 출력이 제1 논리 상태일 경우에는 비전도 상태가 되는 것인 디지털 집적 회로칩용 출력 버퍼.
  18. 제16항에 있어서, 상기 비교기는 상기 출력 버퍼의 제1 비교기(116)를 포함하며, 상기 제2 전원 공급 전압 VCCQ의 스케일 버전은 그것의 제1 스케일 버전으로 지정되고, 상기 제1 비교기의 출력(LVQi)은 상기 제1 스케일 버전이 상기 기준 전압 VREF보다 클 경우에는 제1 논리 상태를, 상기 제1 스케일 버전이 상기 기준 전압 VREF보다 작을 경우에는 제2 논리 상태를 가지며;
    상기 출력 버퍼는 상기 제2 공급 전압 VCCQ의 제2 스케일 버전에 연결되는 제1 입력과, 제2 기준 전압에 연결되는 제2 입력과, 상기 제2 스케일 버전이 상기 제2 기준 전압보다 클 경우에는 제1 논리 상태를, 상기 제2 스케일 버전이 상기 제2 기준 전압보다 작을 경우에는 제2 논리 상태를 갖는 출력(HVQi)을 갖는 제2 비교기(114)를 더 포함하고;
    상기 논리 제어 회로는 제1 충전 부분, 제2 충전 부분 및 제3 충전 부분을 포함하며,
    상기 제1 충전 부분은 상기 입력 데이터값이 제2 상태일 경우에는 비전도 상태가 되고 상기 입력 데이터값이 제1 상태일 경우에는 전도 상태가 되는 제1 부분 트랜지스터(157)를 구비하고,
    상기 제2 충전 부분은 직렬로 연결되는 제2 부분 트랜지스터(154)와 제3 부분 트랜지스터(155)를 구비하며, 상기 제2 부분 트랜지스터는 상기 입력 데이터값이 제2 상태일 경우에는 비전도 상태가 되고 상기 입력 데이터값이 제1 상태일 경우에는 전도 상태가 되고, 상기 제3 부분 트랜지스터는 상기 제1 비교기의 출력(LVQi)이 제2 논리 상태일 경우에는 전도 상태가 되고 상기 제1 비교기의 출력이 제1 논리 상태일 경우에는 비전도 상태가 되고,
    상기 제3 충전 부분은 직렬로 연결되는 제4 부분 트랜지스터(159)와 제5 부분 트랜지스터(160)를 구비하며, 상기 제4 부분 트랜지스터는 상기 입력 데이터값이 제2 상태일 경우에는 비전도 상태가 되고 상기 입력 데이터값이 제1 상태일 경우에는 전도 상태가 되고, 상기 제5 부분 트랜지스터는 상기 제2 비교기의 출력(HVQi)이 제2 논리 상태일 경우에는 전도 상태가 되고 상기 제2 비교기의 출력이 제1 논리 상태일 경우에는 비전도 상태가 되는 것인 디지털 집적 회로칩용 출력 버퍼.
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  21. 제16항에 있어서, 상기 논리 제어 회로는 제1 충전 부분 및 제1 부(minor)방전 부분을 포함하며,
    상기 제1 충전 부분은 상기 입력 데이터값이 제1 상태일 경우에는 전도 상태가 되고 상기 입력 데이터값이 제2 상태일 경우에는 비전도 상태가 되는 제1 부분 트랜지스터(36)를 구비하고,
    상기 제1 부방전 부분은 상기 비교기의 출력(LVQi 또는 HVQi)이 제2 논리 상태일 경우에는 비전도 상태가 되고 상기 비교기의 출력이 제1 논리 상태일 경우에는 전도 상태가 되는 제2 부분 트랜지스터(251 또는 252)를 구비하며,
    상기 제1 부방전 부분에 의해 전도되는 최대 전류는 상기 제1 충전 부분에 의해 전도되는 최대 전류보다 작은 것인 디지털 집적 회로칩용 출력 버퍼.
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