CN109683836A - 一种兼容多种显示协议硬件接口的驱动装置 - Google Patents

Abstract

本发明提出了一种兼容多种显示协议硬件接口的驱动装置，驱动电路包括一个兼容多种显示协议的协议兼容物理层，多个GPIO接口，多个数据通道；其中，协议兼容物理层具有多路信号输入端和输出端，用于兼容多个显示协议的硬件接口，协议兼容物理层的输入端与不同显示协议的硬件接口的输出端连接，协议兼容物理层的输出端与多个GPIO接口中的一个或多个的输入端Pad窗口连接；其中，多个GPIO接口中的一个或多个的输入端Pad窗口与协议兼容物理层的输出端连接，多个GPIO接口中的一个或多个的输出端与显示模块连接；其中，多个数据通道由协议兼容物理层与多个GPIO接口，以及由多个GPIO接口与显示模块形成。

Description

一种兼容多种显示协议硬件接口的驱动装置

技术领域

本发明涉及显示技术领域，特别涉及一种兼容多种显示协议硬件接口的驱动装置。

背景技术

移动智能设备的显示硬件接口完成驱动集成电路(driver IC)和液晶显示屏(LCD)之间 的数据传输，硬件接口包含物理上的接口和逻辑上的数据传送协议。不同产品的LCD可能支 持不同的硬件接口技术，包括但不限于并行接口parallel RGB，低压差分信号LVDS)串行接 口和移动产业处理器接口-显示串行接口MIPI-DSI等；因而要求driver IC的设计兼容上述三 种技术以满足不同LCD的需求。

现有技术为了支持三种接口技术的传统做法，根据接口IO电气特性要求不同，分别设计 符合三种协议要求的物理层，叠加在一起使用以确保兼容性。Driver IC包含两个数据发射模 块(TX)用于传送支持LVDS和MIPI-DSI协议的串行数据，以及多个通用输入/输出(GPIO) 引脚用于传送8bit并行RGB数据,总的引脚数为32个一对差分信号占用2个引脚，一个GPIO 占用一个引脚。这样的做法会显著增加芯片引脚开销，增大芯片面积，提升成本。

发明内容

本发明针对现有技术存在的为了兼容不同的显示协议，使得驱动电路显著增加芯片引脚 开销，增大芯片面积，从而大大增加成本的问题，提出了一种兼容多种显示协议硬件接口的 驱动装置，包括一个兼容多种显示协议的协议兼容物理层，多个GPIO接口，多个数据通道；

其中，所述协议兼容物理层具有多路信号输入端和输出端，用于兼容多个显示协议的硬 件接口，所述协议兼容物理层的输入端与不同显示协议的硬件接口的输出端连接，所述协议 兼容物理层的输出端与所述多个GPIO接口中的一个或多个的Pad窗口连接；

其中，所述多个GPIO接口中的一个或多个的Pad窗口与所述协议兼容物理层的输出端 连接，所述多个GPIO接口中的一个或多个的输出端与显示模块连接；

其中，所述多个数据通道由所述协议兼容物理层与所述多个GPIO接口，以及由所述多 个GPIO接口与显示模块形成。

具体地，根据本发明上述提出的驱动装置，所述多种显示协议接口为MIPI-DSI、LVDS 及并行RGB硬件接口协议。

具体地，MIPI-DSI为移动产业处理器接口-显示串行接口。

具体地，LVDS(Low-Voltage Differential Signaling)代表低电压差分信号，是一种电平 标准，LVDS接口又称RS-644总线接口，是20世纪90年代才出现的一种数据传输和接口技 术。LVDS即低电压差分信号，这种技术的核心是采用极低的电压摆幅高速差动传输数据， 可以实现点对点或一点对多点的连接，具有低功耗、低误码率、低串扰和低辐射等特点，其 传输介质可以是铜质的PCB连线，也可以是平衡电缆。LVDS在对信号完整性、低抖动及共 模特性要求较高的系统中得到了越来越广泛的应用。

LVDS技术用于简单的线路驱动器和接收器物理层器件以及比较复杂的接口通信芯片组。 通道链路芯片组多路复用和解多路复用慢速TTL信号线路以提供窄式高速低功耗LVDS接 口。这些芯片组可以大幅节省系统的电缆和连接器成本，并且可以减少连接器所占面积所需 的物理空间。LVDS解决方案为设计人员解决高速I/O接口问题提供了新选择。LVDS为当今 和未来的高带宽数据传输应用提供毫瓦每千兆位的方案。

进一步，根据本发明上述提出的驱动装置，所述协议兼容物理层通过多个GPIO接口的 Pad复用模式并通过多个GPIO接口传输MIPI-DSI及LVDS硬件接口协议的数据，通过多个 GPIO接口直接传输并行RGB硬件接口协议的数据。

进一步，根据本发明上述提出的驱动装置，所述多个数据通道包括，Parallel RGB协议的 8条显示数据信号，以及4条控制信号，以及LVDS及MIPI-DSI协议的5对同10条差分输 出信号；其中，Parallel RGB协议的信号通过GPIO接口输出，LVDS及MIPI-DSI协议通过GPIO接口的Pad复用模式，时分复用Parallel RGB的8条显示数据信号及2条控制信号的GPIO接口。

进一步，根据本发明上述提出的驱动装置，所述协议兼容物理层具有由5个条结构相同 的协议兼容电路组成的通道，所述协议兼容电路中的每一个均包括一个前级驱动电路和一个 输出级缓冲电路；

其中，所述前级驱动电路包括以下五个输入端：输入端dip、输入端en_mipi1、输入端 en_mipi2、输入端en_lane1和输入端en_lane2及三个输出端：输出端n_pd、输出端p_pu和 输出端n_pu，所述输出级缓冲电路包括三个输入端和一个输出端dop，所述前级驱动电路的 三个输出端：输出端n_pd、输出端p_pu和输出端n_pu分别与所述输出级缓冲电路的三个输 入端连接，所述输出级缓冲电路的输出端与对应的GPIO接口连接；

所述前级驱动电路的输入端dip为所述协议兼容电路的输入端，所述前级驱动电路的输 入端en_mipi1，输入端en_mipi2，输入端en_lane1，输入端en_lane2为协议判断输入端，用 以根据不同的显示协议来输出相应的电压值，所述输出级缓冲电路的输出端dop为所述协议 兼容电路的输出端。

更进一步，根据本发明上述提出的驱动装置，所述前级驱动电路包括，

七个反相器，分别为第一反相器，第二反相器，第三反相器，第四反相器，第五反相器， 第六反相器，第七反相器；

四个或非门，分别为第一或非门，第二或非门，第三或非门，第四或非门；

两个电平转换电路，分别为第一电平转换电路，第二电平转换电路；

两个缓冲电路，分别为第一缓冲电路和第二缓冲电路；

其中，所述前级驱动电路的输入端dip分别连接第五反相器的输入端，第六反相器的输 入端以及第一或非门的一个输入端；

其中，输出端n_pd的连接关系为，输入端dip的一路连接第五反相器的输入端，第五反 相器的输出端分别连接第一电平转换电路的输入端及第三或非门的一个输入端，所述第一电 平转换电路的输出端连接第一缓冲电路的输入端，第一缓冲电路的输出端作为前级驱动电路 的输出端n_pd的其中一路输出信号，所述第三或非门的另一个输入端连接第三反相器的输出 端，第三反相器的输入端连接前级驱动电路的输入端en_mipi1，第三或非门的输出端连接第 四或非门的一个输入端，第四或非门的另一个输入端连接第四反相器的输出端，第四反相器 的输入端连接前级驱动电路的输入端en_lane1，第四或非门的输出端连接第二缓冲电路的输 入端，第二缓冲电路的输出端作为前级驱动电路的输出端n_pd的另一路输出信号；

其中，输出端p_pu的连接关系为，输入端dip的一路连接第六反相器的输入端，第六反 相器的输出端连接第二电平转换电路的输入端，第二电平转换电路的输出端连接第七反相器 的输入端，第七反相器的输出端作为输出端p_pu；

其中，输出端n_pu的连接关系为，输入端dip的一路连接第一或非门的一个输入端，输 入端en_mipi2经过第一反相器后连接第一或非门的另一个输入端，第一或非门的输出端连接 第二或非门的一个输入端，输入端en_lane2经过第二反相器后连接第二或非门的另一个输入 端，第二或非门的输出端作为输出端n_pu。

更进一步，根据本发明上述提出的驱动装置，所述输出级缓冲电路包括，第一NMOS管 NM1，第二NMOS管NM2，第一PMOS管PM1，第二PMOS管(PM2，第三NMOS管NM3， 第四NMOS管NM4，第一电阻R1，第二电阻R2，端口vrefl，端口vrefh，端口tiel，端口 vbias1及端口vbias2，其中，

第一NMOS管NM1的G极连接输出端n_pd，其中D极连接端口vrefl，S极连接第二NMOS管NM2的S极，衬底接地；

第二NMOS管NM2的G极连接输出端n_pu，D极连接端口vrefh及第二PMOS管PM2 的S极，衬底接地；

第二PMOS管PM2的G极连接输出端p_pu，D极分别连接第一NMOS管NM1的S极、 第二NMOS管NM2的S极、第一PMOS管PM1的D极以及第四NMOS管NM4的S极， 衬底连接端口vdd；

第四NMOS管NM4的G极连接端口vbias1，D极分别连接第二电阻R2的一端以及第 一PMOS管PM1的S极，衬底接地；

第二电阻R2的另一端连接第三NMOS管NM3的D极；

第三NMOS管NM3的G极连接端口vbias2，S极连接第一电阻R1的一端，衬底接地；

第一电阻R1的另一端作为输出端dop。

更进一步，根据本发明上述提出的驱动装置，所述第一电阻R1为ESD电阻，第二电阻 R2为输出阻抗校准电阻。

更进一步，根据本发明上述提出的驱动装置，所述第一缓冲电路具有一个输入端口，一 个输出端口，并包括第五NMOS管NM5，第六NMOS管NM6，第三PMOS管PM3，第四 PMOS管PM4，端口vrefl，端口vrefh，端口vdd，端口en，其中，

第五NMOS管NM5与第四PMOS管PM4共G极连接并作为第一缓冲电路的输入端口， 第五NMOS管NM5的D极连接端口vrefl，S极连接第六NMOS管NM6的S极，衬底连接 端口vrefl；

第六NMOS管NM6的G极连接端口en，D极连接第三PMOS管PM3的S极，并作为 第一缓冲电路的输出端口，衬底连接端口vrefl；

第三PMOS管PM3的G极连接端口vdd，D极连接第四PMOS管PM4的D极，衬底连 接端口vbulk；

第四PMOS管PM4的S极连接端口vrefh，衬底连接vrefh。

进一步，根据本发明上述提出的驱动装置，所述第二缓冲电路具有一个输入端口，一个 输出端口，并包括第五PMOS管PM5，第六PMOS管PM6，第七PMOS管PM7，第七NMOS 管NM7，第八NMOS管NM8，第九NMOS管NM9，多个端口vdd；

其中，第七NMOS管NM7与第五PMOS管PM5共G极连接并作为第二缓冲电路的输 入端口，第七NMOS管NM7与第五PMOS管PM5共D极连接并分别连接第七PMOS管的 G极及第八NMOS管NM8的G极，第七NMOS管NM7的S极接地，衬底接地；

第五PMOS管PM5的S极与端口vdd连接，衬底连接端口vdd；

第八NMOS管NM8的S极接地，D极与第九NMOS管NM9的D极连接，衬底接地；

第九NMOS管NM9与第六PMOS管PM6共S极连接并作为第二缓冲电路的输出端口， 衬底接地；

第六PMOS管PM6的D极与第七NMOS管NM7的D极连接，衬底连接端口vbulk；

第七NMOS管NM7的S极与端口vdd连接，衬底连接端口vdd。

本发明的有益效果是，通过使用提出的电路，能够节省芯片引脚的数目及节约芯片面积， 从而降低芯片成本，具体如下：

1.节省芯片引脚数目：协议兼容物理层的输出级缓冲电路(output buffer)设计耐压结构 以保证同一个引脚可支持多种IO电压，并将LVDS或MIPI-DSI的数据信号(D0P/N,D1P/N, D2P/N,D3P/N)和时钟信号(CKP/N)借助GPIO的Pad窗口输出以复用同一个IC引脚，相 对于传统结构，本方法节省20个引脚。

2.节约芯片面积，降低设计成本：①复用GPIO的Pad窗口，省去芯片内LVDS/MIPI信号IO图1所示(CKP/N IO，D0P/N IO,D1P/N IO,D2P/N IO,D3P/N IO)；这些IO中主要包括 静电保护元件，占用整个接口电路约30％的面积。②使用一套(output buffer)和前级驱动电路(pre-driver)同时支持LVDS和MIPI-DSI两种协议，节约整个接口电路约20％的面积。 ③使用工艺库中的低压管(core device)代替高压管(IO device)设计output buffer和pre-driver， 节省约5％的面积，因低压管可取更小的沟道长度，相同驱动能力下面积更小。

附图说明

图1所示为传统硬件接口结构及接口IO电压规格；

图2所示为GPIO接口框架示意图；

图3所示为本申请所提出的一种兼容多种显示协议硬件接口的驱动装置示意图；

图4所示为本申请所提出的一种兼容多种显示协议硬件接口的驱动装置的协议兼容物理 层的结构示意图；

图5所示为本申请所提出的一种兼容多种显示协议硬件接口的驱动装置的前级驱动电路 示意图；

图6所示为本申请所提出的一种兼容多种显示协议硬件接口的驱动装置的输出级缓冲电 路示意图；

图7所示为本申请所提出的一种兼容多种显示协议硬件接口的驱动装置的第一缓冲电路 示意图；

图8所示为本申请所提出的一种兼容多种显示协议硬件接口的驱动装置的第二缓冲电路 示意图。

具体实施方式

以下将结合实施例和附图对本发明的构思、具体结构及产生的技术效果进行清楚、完整 的描述，以充分地理解本发明的目的、方案和效果。需要说明的是，在不冲突的情况下，本 申请中的实施例及实施例中的特征可以相互组合。附图中各处使用的相同的附图标记指示相 同或相似的部分。

需要说明的是，如无特殊说明，当某一特征被称为“固定”、“连接”在另一个特征，它可 以直接固定、连接在另一个特征上，也可以间接地固定、连接在另一个特征上。此外，本申 请中所使用的上、下、左、右等描述仅仅是相对于附图中本申请各组成部分的相互位置关系 来说的。在本申请和所附权利要求书中所使用的单数形式的“一种”、“所述”和“该”也旨在包 括多数形式，除非上下文清楚地表示其他含义。

此外，除非另有定义，本文所使用的所有的技术和科学术语与本技术领域的技术人员通 常理解的含义相同。本文说明书中所使用的术语只是为了描述具体的实施例，而不是为了限 制本申请。本文所使用的术语“和/或”包括一个或多个相关的所列项目的任意的组合。

应当理解，尽管在本申请中可能采用术语第一、第二、第三等来描述各种元件，但这些 元件不应限于这些术语。这些术语仅用来将同一类型的元件彼此区分开。例如，在不脱离本 申请范围的情况下，第一元件也可以被称为第二元件，类似地，第二元件也可以被称为第一 元件。取决于语境，如在此所使用的词语“如果”可以被解释成为“在……时”或“当……时”。

参照图1所示的传统硬件接口结构及接口IO电压规格，为了支持三种接口技术，传统的 做法是，根据接口IO电气特性要求不同，分别设计符合三种协议要求的物理层PHY)，叠加 在一起使用以确保兼容性。Driver IC包含两个数据发射模块TX)用于传送支持LVDS和 MIPI-DSI协议的串行数据，以及多个通用输入/输出GPIO)引脚用于传送8bit并行RGB数据,总的引脚数为32个，一对差分信号占用2个引脚，一个GPIO占用一个引脚)。这样的做 法会显著增加芯片引脚开销，增大芯片面积，提升成本。

参照图3，是本发明优化驱动集成电路引脚和芯片面积的实现方法，Parallel RGB的8bit 显示数据D0～D7以及控制信号DE,DCLK,VSYNC和HSYNC通过驱动集成电路的GPIO的输 出驱动电路输出，LVDS/MIPI-DSI协议兼容物理层的5对差分输出信号(dop_d0,don_d0,dop_d1,don_d1,dop_d2,don_d2,dop_d3,don_d3,dop_ck,don_ck)通过GPIO的pad窗口输出， 因同一时刻驱动集成电路只可能连接一种类型的LCD模块，上述方法可以实现分时间段的 引脚复用，相对于图1的传统做法，节省20个引脚资源及相应的IO面积。

具体地，GPIO(General-Purpose IO ports)为通用IO口，是一个接口模块，为一些协议比 较简单的外部设备/电路提供了一种控制手段，每个GPIO管脚都可以由软件配置成输出(推挽 或开漏)、输入(带或不带上拉或下拉)或其它的外设功能口，多数GPIO管脚都与数字或模拟 的外设共用。所有的GPIO管脚都有大电流通过能力。GPIO的输出功能(推挽或开漏)是针 对数字信号(比如RGB)的，输出信号要么为逻辑“1”即电源电平，要么为逻辑“0”即参 考地电平。而MIPIDSI和LVDS的输出信号是模拟电压信号(比如0.4V，1.6V)，不能直接通过GPIO的推挽或开漏输出，否则就会改变输出信号的电压，因而只能通过GPIO的Pad 窗口输出。

开漏输出：具体地，参照图2所示的GPIO接口框架示意图，当CPU在编号1 端通过“位设置/清除寄存器”或“输出数据寄存器”写入数据后，该数据位将通过编号2 的输出控制电路传送到编号4的Pad窗口(也即I/O端口)。如果CPU写入的是逻辑 “1”，通过输出控制电路，编号3的NMOS管将处于关闭状态，此时I/O端口的电平 将由外部的上拉电阻决定，如果CPU写入的逻辑“0”，则编号3的NMOS管将处于 开启状态，此时I/O端口的电平编号3的NMOS管拉到了VSS的零电位。在图2 的虚线部分，施密特触发器处于开启状态，这意味着CPU可以随时监控I/O端口的 状态；通过这个特性，还实现虚拟的I/O端口双向通信；只要CPU输出逻辑“1”，I/O 端口的电平将完全由外部电路决定，因此，CPU可以在“输入数据寄存器”读到外部电 路的信号，而不是它自己输出的逻辑“1”。

一般来说，开漏是用来连接不同电平的器件，匹配电平用的，因为开漏引脚不连接外部 的上拉电阻时，只能输出低电平，如果需要同时具备输出髙电平的功能，则需要接上拉电阻， 很好的一个优点是通过改变上拉电源的电压，便可以改变传输电平。比如加上上拉电阻就可 以提供TTL/CMOS电平输出等。上拉电阻的阻值决定了逻辑电平转换的沿的速度。阻值越大， 速度越低功耗越小，所以负载电阻的选择要兼顾功耗和速度。

推挽输出：具体地，参照图2所示的GPIO接口框架示意图，当CPU在编号1端通过“位设置/清除寄存器”或“输出数据寄存器”写入数据后，该数据位将通过编号2的输出控制电路 传送到编号4的Pad窗口(也即I/O端口)。推挽是指两个管子交替工作。如果CPU写入的是逻辑“1”，则编号3的NMOS髙阻，PMOS导通，输出1；如果CPU写入的逻辑“0”,则编 号3的NMOS导通，PMOS高阻，输出0。推挽输出可以输出髙、低电平、连接数字器件。

参照图4所示的本申请所提出的一种兼容多种显示协议硬件接口的驱动装置的协议兼容 物理层的结构示意图，dip_ck,din_ck是经数据传输协议层处理的串行差分时钟信号，dip_d0, din_d0,dip_d1,din_d1,dip_d2,din_d2,dip_d3,din_d3是经数据传输协议层处理的串行差分数 据信号，所述协议兼容物理层的作用是将从协议层传入的低压数字信号转换为符合 MIPI-DSI/LVDS接口电气特性的电压信号，所述协议兼容物理层包含5条电路结构相同的通 道clk lane，data0lane，data1lane，data2lane，data3lane)，所述通道包括两条差分数据线， 所述差分数据线包括输出级缓冲电路和前级驱动电路。

更进一步，图5所示为本申请所提出的一种兼容多种显示协议硬件接口的驱动装置的前 级驱动电路示意图，其中，所述前级驱动电路包括：

七个反相器，分别为第一反相器INV1，第二反相器INV2，第三反相器INV3，第四反相 器INV4，第五反相器INV5，第六反相器INV6，第七反相器INV7；

四个或非门，分别为第一或非门NOR1，第二或非门NOR2，第三或非门NOR3，第四或非门NOR4；

两个电平转换电路，分别为第一电平转换电路，第二电平转换电路；

两个缓冲电路，分别为第一缓冲电路BUF1和第二缓冲电路BUF2；

其中，所述前级驱动电路的输入端dip分别连接第五反相器的输入端，第六反相器的输 入端以及第一或非门的一个输入端；

其中，输出端n_pd的连接关系为，输入端dip的一路连接第五反相器的输入端，第五反 相器的输出端分别连接第一电平转换电路的输入端及第三或非门的一个输入端，所述第一电 平转换电路的输出端连接第一缓冲电路的输入端，第一缓冲电路的输出端作为前级驱动电路 的输出端n_pd的其中一路输出信号，所述第三或非门的另一个输入端连接第三反相器的输出 端，第三反相器的输入端连接前级驱动电路的输入端en_mipi1，第三或非门的输出端连接第 四或非门的一个输入端，第四或非门的另一个输入端连接第四反相器的输出端，第四反相器 的输入端连接前级驱动电路的输入端en_lane1，第四或非门的输出端连接第二缓冲电路的输 入端，第二缓冲电路的输出端作为前级驱动电路的输出端n_pd的另一路输出信号；

其中，输出端p_pu的连接关系为，输入端dip的一路连接第六反相器的输入端，第六反 相器的输出端连接第二电平转换电路的输入端，第二电平转换电路的输出端连接第七反相器 的输入端，第七反相器的输出端作为输出端p_pu；

其中，输出端n_pu的连接关系为，输入端dip的一路连接第一或非门的一个输入端，输 入端en_mipi2经过第一反相器后连接第一或非门的另一个输入端，第一或非门的输出端连接 第二或非门的一个输入端，输入端en_lane2经过第二反相器后连接第二或非门的另一个输入 端，第二或非门的输出端作为输出端n_pu。

具体地，所述反相器和或非门的电源电压和参考地电压分别为0.9V和0V，第一电平转 换电路和第二电平转换电路是电平转换电路，当协议兼容物理层工作在LVDS模式时，所述 电平转换电路将0V/0.9V的输入信号转换为0.8V/1.6V的输出信号，当协议兼容物理层工作 在MIPI-DSI模式时，第二电平转换电路的输出值为逻辑0。

更进一步，参照图6所示的本申请所提出的一种兼容多种显示协议硬件接口的驱动装置 的输出级缓冲电路示意图，所述输出级缓冲电路包括，第一NMOS管NM1，第二NMOS管NM2，第一PMOS管PM1，第二PMOS管PM2，第三NMOS管NM3，第四NMOS管NM4，

第一电阻R1，第二电阻R2，端口vrefl，端口vrefh，端口tiel，端口vbias1及端口vbias2， 其中：

第一NMOS管NM1的G极连接输出端n_pd，其中D极连接端口vrefl，S极连接第二NMOS管NM2的S极，衬底接地；

第二NMOS管NM2的G极连接输出端n_pu，D极连接端口vrefh及第二PMOS管PM2 的S极，衬底接地；

第二PMOS管PM2的G极连接输出端p_pu，D极分别连接第一NMOS管NM1的S极、 第二NMOS管NM2的S极、第一PMOS管PM1的D极以及第四NMOS管NM4的S极， 衬底连接端口vdd；

第四NMOS管NM4的G极连接端口vbias1，D极分别连接第二电阻R2的一端以及第 一PMOS管PM1的S极，衬底接地；

第二电阻R2的另一端连接第三NMOS管NM3的D极；

第三NMOS管NM3的G极连接端口vbias2，S极连接第一电阻R1的一端，衬底接地；

第一电阻R1的另一端作为输出端dop。

更进一步，根据本发明上述提出的驱动装置，所述第一电阻R1为ESD电阻，第二电阻 R2为输出阻抗校准电阻。

其中，NM1,NM2,NM4,PM2是低压管，PM1和NM3是高压管。NM1和NM2构成NMOS 电压模式驱动管，用于输出MIPI-DSI高速模式的0V或0.4V单端信号，在MIPI-DSI输出时， 端口vrefh和vrefl电压分别为0.4V和0V，端口n_pu和n_pd的高/低电平值分别为低压管的 工作电压与IC使用的制造工艺相关，比如28nm工艺的0.9V和gnd电压0V；NM1和PM2 构成CMOS电压模式驱动管，用于输出LVDS的0.8V或1.6V单端信号，在LVDS输出时， 端口vrefh和端口vrefl电压分别为1.6V和0.8V，端口p_pu和n_pd的高/低电平值分别为1.6V 和0.8V这两个电压可用低压差线性稳压器产生。NM3和NM4的作用是避免NM1，NM2和 PM2出现超压，端口vbias1和端口vbias2的电压分别为低压管工作电压和高压管的工作电压 与IC使用的制造工艺相关，比如28nm工艺的1.8V，当外接LCD module工作在parallel RGB 模式下，端口dop上的最高电压达到3.3V，NM3的源级电压不会超过1.8V，NM4的源级电 压不会超过0.9V。以上设计保证了NM1,NM2,PM2，NM4在任何工作模式下都不存在超压风 险，同时，低压管能显著提升信号传输速度，减小芯片尺寸。

端口tiel在LVDS工作模式时为0V，因而PM1能够传递LVDS输出的1.6V和0.8V电压，在其它工作模式下为1.8V以保证NM1,NM2和PM2不会出现超压工作。PM2的衬底接 1.8V，防止端口vrefh出现倒灌电现象。

更进一步，参照图7所示的本申请所提出的一种兼容多种显示协议硬件接口的驱动装置 的第一缓冲电路示意图；如图所示，所述第一缓冲电路具有一个输入端口in，一个输出端口 out，并包括第五NMOS管NM5，第六NMOS管NM6，第三PMOS管PM3，第四PMOS管 PM4，端口vrefl，端口vrefh，端口vdd，端口en；其中，

第五NMOS管NM5与第四PMOS管PM4共G极连接并作为第一缓冲电路的输入端口， 第五NMOS管NM5的D极连接端口vrefl，S极连接第六NMOS管NM6的S极，衬底连接 端口vrefl；

第六NMOS管NM6的G极连接端口en，D极连接第三PMOS管PM3的S极，并作为 第一缓冲电路的输出端口，衬底连接端口vrefl；

第三PMOS管PM3的G极连接端口vdd，D极连接第四PMOS管PM4的D极，衬底连 接端口vbulk；

第四PMOS管PM4的S极连接端口vrefh，衬底连接vrefh。

具体地，NM5,NM6是低压NMOS，PM3,PM4是低压PMOS，in和out分别是所述BUF1 的输入端口和输出端口，端口vdd电压为0.9V，PM2的衬底端口vbulk电压等于1.8V，作用 是防止从端口out到端口vrefh的倒灌电，PM2的栅极接端口vdd，当协议兼容物理层工作在 MIPI-DSI模式下，端口vrefh和端口vrefl电压分别为0.4V和0V，端口en电压为0V以断开 NM3，输出端口out为高阻态，当协议兼容物理层工作在LVDS模式下，vrefh和端口vrefl 电压分别为1.6V和0.8V，端口en电压为1.6V以导通低电平信号。

进一步，参照图8所示的本申请所提出的一种兼容多种显示协议硬件接口的驱动装置的 第二缓冲电路示意图，所述第二缓冲电路具有一个输入端口，一个输出端口，并包括第五 PMOS管PM5，第六PMOS管PM6，第七PMOS管PM7，第七NMOS管NM7，第八NMOS 管NM8，第九NMOS管NM9，多个端口vdd；其中，

第七NMOS管NM7与第五PMOS管PM5共G极连接并作为第二缓冲电路的输入端口， 第七NMOS管NM7与第五PMOS管PM5共D极连接并分别连接第七PMOS管的G极及第 八NMOS管NM8的G极，第七NMOS管NM7的S极接地，衬底接地；

第五PMOS管PM5的S极与端口vdd连接，衬底连接端口vdd；

第八NMOS管NM8的S极接地，D极与第九NMOS管NM9的D极连接，衬底接地；

第九NMOS管NM9与第六PMOS管PM6共S极连接并作为第二缓冲电路的输出端口， 衬底接地；

第六PMOS管PM6的D极与第七NMOS管NM7的D极连接，衬底连接端口vbulk；

第七NMOS管NM7的S极与端口vdd连接，衬底连接端口vdd。

其中，NM7,NM8,NM9是低压NMOS，PM5,PM6,PM7是低压PMOS，in和out分别是 所述输入端口和输出端口，端口vdd电压和gnd端口电压分别为0.9V和0V，PM2的衬底端 口vbulk电压等于1.8V，作用是防止从端口out到端口vdd的倒灌电，PM2的栅极接端口en， 当协议兼容物理层工作在MIPI-DSI模式下，端口en电压为0V以导通高电平信号，当协议 兼容物理层工作在LVDS模式下，端口en电压为1.6V以防止从端口out到端口vdd发生倒 灌电，NM3的栅极接端口vdd，作用是防止NM2和NM3超压工作。

综上所述，通过使用本发明提出的电路，能够节省芯片引脚的数目及节约芯片面积，从 而降低芯片成本，具体如下：

1.节省芯片引脚数目：协议兼容物理层的输出级缓冲电路output buffer)设计耐压结构以 保证同一个引脚可支持多种IO电压，并将LVDS或MIPI-DSI的数据信号D0P/N,D1P/N, D2P/N,D3P/N)和时钟信号CKP/N)借助GPIO的Pad窗口输出以复用同一个IC引脚，相对于传统结构，本方法节省20个引脚。

2.节约芯片面积，降低设计成本：①复用GPIO的Pad窗口，省去芯片内LVDS/MIPI信号IO图1所示CKP/N IO，D0P/N IO,D1P/N IO,D2P/N IO,D3P/N IO)；这些IO中主要包括 静电保护元件，占用整个接口电路约30％的面积。②使用一套输出级缓冲电路和前级驱动电路同时支持LVDS和MIPI-DSI两种协议，节约整个接口电路约20％的面积。③使用工艺库 中的低压管core device)代替高压管IO device)设计缓冲电路和前级驱动电路，节省约5％的面积，因低压管可取更小的沟道长度，相同驱动能力下面积更小。

应当认识到，本发明的实施例可以由计算机硬件、硬件和软件的组合、或者通过存储在 非暂时性计算机可读存储器中的计算机指令来实现或实施。所述方法可以使用标准编程技术- 包括配置有计算机程序的非暂时性计算机可读存储介质在计算机程序中实现，其中如此配置 的存储介质使得计算机以特定和预定义的方式操作-根据在具体实施例中描述的方法和附图。 每个程序可以以高级过程或面向对象的编程语言来实现以与计算机系统通信。然而，若需要， 该程序可以以汇编或机器语言实现。在任何情况下，该语言可以是编译或解释的语言。此外， 为此目的该程序能够在编程的专用集成电路上运行。

进一步，该方法可以在可操作地连接至合适的任何类型的计算平台中实现，包括但不限 于个人电脑、迷你计算机、主框架、工作站、网络或分布式计算环境、单独的或集成的计算 机平台、或者与带电粒子工具或其它成像装置通信等等。本发明的各方面可以以存储在非暂 时性存储介质或设备上的机器可读代码来实现，无论是可移动的还是集成至计算平台，如硬 盘、光学读取和/或写入存储介质、RAM、ROM等，使得其可由可编程计算机读取，当存储 介质或设备由计算机读取时可用于配置和操作计算机以执行在此所描述的过程。此外，机器 可读代码，或其部分可以通过有线或无线网络传输。当此类媒体包括结合微处理器或其他数 据处理器实现上文所述步骤的指令或程序时，本文所述的发明包括这些和其他不同类型的非 暂时性计算机可读存储介质。当根据本发明所述的方法和技术编程时，本发明还包括计算机 本身。

本文描述了本公开的实施例，包括发明人已知用于执行本发明的最佳模式。在阅读了上 述描述后，这些所述实施例的变化对本领域的技术人员将变得明显。发明人希望技术人员视 情况采用此类变型，并且发明人意图以不同于如本文具体描述的方式来实践本公开的实施例。 因此，经适用的法律许可，本公开的范围包括在此所附的权利要求书中叙述的主题的所有修 改和等效物。此外，本公开的范围涵盖其所有可能变型中的上述元素的任意组合，除非本文 另外指示或以其他方式明显地与上下文矛盾。

尽管本发明的描述已经相当详尽且特别对几个所述实施例进行了描述，但其并非旨在局 限于任何这些细节或实施例或任何特殊实施例，而是应当将其视作是通过参考所附权利要求 考虑到现有技术为这些权利要求提供广义的可能性解释，从而有效地涵盖本发明的预定范围。 此外，上文以发明人可预见的实施例对本发明进行描述，其目的是为了提供有用的描述，而 那些目前尚未预见的对本发明的非实质性改动仍可代表本发明的等效改动。

因此，应以说明性意义而不是限制性意义来理解本说明书和附图。然而，将明显的是： 在不脱离如权利要求书中阐述的本申请的更宽广精神和范围的情况下，可以对本申请做出各 种修改和改变。

其他变型在本申请的精神内。因此，尽管所公开的技术可容许各种修改和替代构造，但 在附图中已示出并且在上文中详细描述所示的其某些实施例。然而，应当理解，并不意图将 本申请局限于所公开的一种或多种具体形式；相反，其意图涵盖如所附权利要求书中所限定 落在本申请的精神和范围内的所有修改、替代构造和等效物。

Claims (10)

1.一种兼容多种显示协议硬件接口的驱动装置，其特征在于，所述驱动电路包括一个兼容多种显示协议的协议兼容物理层，多个GPIO接口，多个数据通道；

其中，所述协议兼容物理层具有多路信号输入端和输出端，用于兼容多个显示协议的硬件接口，所述协议兼容物理层的输入端与不同显示协议的硬件接口的输出端连接，所述协议兼容物理层的输出端与所述多个GPIO接口中的一个或多个的输入端Pad窗口连接；

其中，所述多个GPIO接口中的一个或多个的Pad窗口与所述协议兼容物理层的输出端连接，所述多个GPIO接口中的一个或多个的输出端与显示模块连接；

其中，所述多个数据通道由所述协议兼容物理层与所述多个GPIO接口，以及由所述多个GPIO接口与显示模块形成。

2.根据权利要求1所述的驱动装置，其特征在于，所述多种显示协议接口为MIPI-DSI、LVDS及并行RGB硬件接口协议。

3.根据权利要求1所述的驱动装置，其特征在于，所述协议兼容物理层通过多个GPIO接口的Pad复用模式并通过多个GPIO接口传输MIPI-DSI及LVDS硬件接口协议的数据，通过多个GPIO接口直接传输并行RGB硬件接口协议的数据。

4.根据权利要求1所述的驱动装置，其特征在于，所述多个数据通道包括，ParallelRGB协议的8条显示数据信号，以及4条控制信号，以及LVDS及MIPI-DSI协议的5对同10条差分输出信号；其中，Parallel RGB协议的信号通过GPIO接口输出，LVDS及MIPI-DSI协议通过GPIO接口的Pad复用模式，时分复用Parallel RGB的8条显示数据信号及2条控制信号的GPIO接口。

5.根据权利要求1所述的驱动装置，其特征在于，所述协议兼容物理层具有由5个条结构相同的协议兼容电路组成的通道，所述协议兼容电路中的每一个均包括一个前级驱动电路和一个输出级缓冲电路；

其中，所述前级驱动电路包括如下五个输入端：输入端dip、输入端en_mipi1、输入端en_mipi2、输入端en_lane1和输入端en_lane2，以及三个输出端：输出端n_pd、输出端p_pu和输出端n_pu，所述输出级缓冲电路包括三个输入端和一个输出端dop，所述前级驱动电路的三个输出端：输出端n_pd、输出端p_pu和输出端n_pu分别与所述输出级缓冲电路的三个输入端连接，所述输出级缓冲电路的输出端与对应的GPIO接口连接；

所述前级驱动电路的输入端dip为所述协议兼容电路的输入端，所述前级驱动电路的输入端en_mipi1，输入端en_mipi2，输入端en_lane1，输入端en_lane2为协议判断输入端，用以根据不同的显示协议来输出相应的电压值，所述输出级缓冲电路的输出端dop为所述协议兼容电路的输出端。

6.根据权利要求5所述的驱动装置，其特征在于，所述前级驱动电路包括，

七个反相器，分别为第一反相器，第二反相器，第三反相器，第四反相器，第五反相器，第六反相器，第七反相器；

四个或非门，分别为第一或非门，第二或非门，第三或非门，第四或非门；

两个电平转换电路，分别为第一电平转换电路，第二电平转换电路；

两个缓冲电路，分别为第一缓冲电路和第二缓冲电路；

其中，所述前级驱动电路的输入端dip分别连接第五反相器的输入端，第六反相器的输入端以及第一或非门的一个输入端；

其中，输出端n_pd的连接关系为，输入端dip的一路连接第五反相器的输入端，第五反相器的输出端分别连接第一电平转换电路的输入端及第三或非门的一个输入端，所述第一电平转换电路的输出端连接第一缓冲电路的输入端，第一缓冲电路的输出端作为前级驱动电路的输出端n_pd的其中一路输出信号，所述第三或非门的另一个输入端连接第三反相器的输出端，第三反相器的输入端连接前级驱动电路的输入端en_mipi1，第三或非门的输出端连接第四或非门的一个输入端，第四或非门的另一个输入端连接第四反相器的输出端，第四反相器的输入端连接前级驱动电路的输入端en_lane1，第四或非门的输出端连接第二缓冲电路的输入端，第二缓冲电路的输出端作为前级驱动电路的输出端n_pd的另一路输出信号；

其中，输出端p_pu的连接关系为，输入端dip的一路连接第六反相器的输入端，第六反相器的输出端连接第二电平转换电路的输入端，第二电平转换电路的输出端连接第七反相器的输入端，第七反相器的输出端作为输出端p_pu；

其中，输出端n_pu的连接关系为，输入端dip的一路连接第一或非门的一个输入端，输入端en_mipi2经过第一反相器后连接第一或非门的另一个输入端，第一或非门的输出端连接第二或非门的一个输入端，输入端en_lane2经过第二反相器后连接第二或非门的另一个输入端，第二或非门的输出端作为输出端n_pu。

7.根据权利要求5所述的驱动装置，其特征在于，所述输出级缓冲电路包括，第一NMOS管，第二NMOS管，第一PMOS管，第二PMOS管，第三NMOS管，第四NMOS管，第一电阻，第二电阻，端口vrefl，端口vrefh，端口tiel，端口vbias1，端口vbias2及端口vdd；其中，

第一NMOS管的G极连接输出端n_pd，其中D极连接端口vrefl，S极连接第二NMOS管的S极，衬底接地；

第二NMOS管的G极连接输出端n_pu，D极连接端口vrefh及第二PMOS管的S极，衬底接地；

第二PMOS管的G极连接输出端p_pu，D极分别连接第一NMOS管的S极、第二NMOS管的S极、第一PMOS管的D极以及第四NMOS管的S极，衬底连接端口vdd；

第四NMOS管的G极连接端口vbias1，D极分别连接第二电阻的一端以及第一PMOS管的S极，衬底接地；

第二电阻的另一端连接第三NMOS管的D极；

第三NMOS管的G极连接端口vbias2，S极连接第一电阻的一端，衬底接地；

第一电阻的另一端作为输出端dop。

8.根据权利要求7所述的驱动装置，其特征在于，所述第一电阻为ESD电阻，第二电阻为输出阻抗校准电阻。

9.根据权利要求6所述的驱动装置，其特征在于，所述第一缓冲电路具有一个输入端口，一个输出端口，并包括第五NMOS管，第六NMOS管，第三PMOS管，第四PMOS管，端口vrefl，端口vrefh，端口vdd，端口en以及端口vbulk；其中，

第五NMOS管与第四PMOS管共G极连接并作为第一缓冲电路的输入端口，第五NMOS管的D极连接端口vrefl，S极连接第六NMOS管的S极，衬底连接端口vrefl；

第六NMOS管的G极连接端口en，D极连接第三PMOS管的S极，并作为第一缓冲电路的输出端口，衬底连接端口vrefl；

第三PMOS管的G极连接端口vdd，D极连接第四PMOS管的D极，衬底连接端口vbulk；

第四PMOS管的S极连接端口vrefh，衬底连接端口vrefh。

10.根据权利要求6所述的驱动装置，其特征在于，所述第二缓冲电路具有一个输入端口，一个输出端口，并包括第五PMOS管，第六PMOS管，第七PMOS管，第七NMOS管，第八NMOS管，第九NMOS管，多个端口vdd，一个端口vbulk其中，

第七NMOS管与第五PMOS管共G极连接并作为第二缓冲电路的输入端口，第七NMOS管与第五PMOS管共D极连接并分别连接第七PMOS管的G极及第八NMOS管的G极，第七NMOS管的S极接地，衬底接地；

第五PMOS管的S极与端口vdd连接，衬底连接端口vdd；

第八NMOS管的S极接地，D极与第九NMOS管的D极连接，衬底接地；

第九NMOS管与第六PMOS管共S极连接并作为第二缓冲电路的输出端口，衬底接地；

第六PMOS管的D极与第七NMOS管的D极连接，衬底连接端口vbulk；

第七NMOS管的S极与端口vdd连接，衬底连接端口vdd。