CN111030671A - 输出电路模块及防漏电推挽电路 - Google Patents

Abstract

本发明公开了一种输出电路模块，其特征在于，包括：前级驱动单元，P型晶体管驱动单元，N型晶体管驱动单元，栅跟随单元，栅跟随控制单元，电源检测单元，PAD检测单元，处理单元。本发明还公开了一种防漏电推挽电路，包括至少两个上述输出电路模块、静电释放保护电路ESD和寄生二极管D；在端口PAD驱动为高，电源VCC驱动为低的时候，通过输出电路模块内部网络的通断控制，达到端口PAD驱动为高的电平通过端口F‑NWELL导出至静电释放保护电路ESD，拦截电流流入P型晶体管PM1的上级电路，从而流入驱动为低的电源VCC。能够解决防漏电推挽电路在级联时PM1的寄生二极管向电源VCC倒灌电流的问题。

Description

输出电路模块及防漏电推挽电路

技术领域

本发明涉及保护电路领域，特别涉及一种输出电路模块及防漏电推挽电路。

背景技术

在一些大型的SOC(系统级芯片)类IC应用场景中，IO接口类型较多，并且存在复杂的复用关系，这样就会出现有多个IO同时分别被驱动为高和驱动为低的场景的出现，该场景下，现有的防漏电推挽电路在级联时存在漏电问题,具体会通过PM1的寄生二极管向电源VCC倒灌电流。

发明内容

本发明旨在至少解决现有技术中存在的技术问题之一。为此，本发明提出一种输出电路模块及防漏电推挽电路，能够解决防漏电推挽防漏电推挽电路在级联时PM1的寄生二极管向电源VCC倒灌电流的问题。

根据本发明的第一方面实施例的一种输出电路模块，包括：前级驱动单元，用于IO正常工作时，处理P型晶体管PM1的栅极和N型晶体管NM1的栅极的输出控制信号和数据信号；P型晶体管驱动单元，连接于前级驱动单元和P型晶体管PM1的栅极之间，用于阻断P型晶体管PM1的栅极的前级驱动路径；N型晶体管驱动单元，连接于前级驱动单元和N型晶体管NM1的栅极之间，用于关闭N型晶体管NM1；栅跟随单元，控制端连接电源VCC，输入端与P型晶体管PM1的栅极相连；栅跟随控制单元，用于控制端口PAD与栅跟随单元之间的通断；浮阱偏置单元，输入端连接电源VCC，输出端连接端口F-NWELL，用于控制IC的电源VCC与端口F-NWELL的通断；电源检测单元，输出端接地，输入端连接浮阱偏置单元的控制端和N型晶体管驱动单元，控制端连接IC的电源VCC；PAD检测单元，输入端连接端口F-NWELL，第一输出端连接端口PAD；处理单元，输入端连接PAD检测单元的第二输出端，输出端接地，用于控制PAD检测单元接地。

根据本发明实施例的输出电路模块，至少具有如下有益效果:

P型晶体管驱动单元用于在IC的电源VCC掉电后，阻断PM1的栅极的前级驱动路径，因为此时栅跟随电路会对PM1的栅极驱动高电位，若不阻断前级驱动路径的话，就会通过该路径漏电至前级驱动电路。

N型晶体管驱动单元用于在IC的电源VCC掉电后，使得前级驱动路径的信号被拉低，这样就能完全关闭晶体管NM1，此时即使IO的PAD上被驱动一个高电平，也不会通过NM1漏电到地。

栅跟随单元用于在IC的电源VCC掉电后，将PM1的栅极驱动一个高电平，这样就能完全关闭PM1，这样即使IO的PAD上被驱动一个高电平，也不会通过PM1漏电到无电的VCC上。

栅跟随控制单元用于若IO的PAD上被驱动为高电平时，把IO的PAD上的高电位通过栅跟随控制电路输出给栅跟随电路，通过栅跟随电路来驱动PM1的栅极，此时等效为IO的PAD与PM1的栅极短接，由IO的PAD来驱动PM1的栅极。若IO的PAD上被驱动为低电平，则阻断IO的PAD到栅跟随电路的通路，而打开浮阱偏置电路和栅极跟随电路之间的路径，此时等效为浮阱偏置电路和PM的栅极短接，由浮阱偏置电路来驱动PM1的栅极。

浮阱偏置单元用于产生一个浮阱的偏置电位。当VCC有电时，由VCC直接驱动；当VCC掉电后，任意一个IO的PAD被驱动为高，都可以通过该IO的PAD来驱动该浮阱。

电源检测单元用于用于检测VCC是否有电或掉电，然后分别控制浮阱偏置电路、PAD电压检测、电源检测和PAD检测处理电路等三个模块。

PAD电压检测单元用于通过检测IO的PAD上的电位选择是否将IO的PAD与浮阱偏置电路短接，同时将检测结果输出给驱动电路和控制信号，并一起控制P型晶体管驱动电路、N型晶体管驱动电路和栅跟随控制电路。

处理单元用于根据电源检测电路和PAD电压检测与控制模块两者的检测结果来决定如何去控制P型晶体管驱动电路、N型晶体管驱动电路和栅跟随控制电路。

根据本发明的一些实施例：P型晶体管驱动单元包括P型晶体管PM2和N型晶体管NM2；P型晶体管PM2和N型晶体管NM2的源极连接前级驱动单元，P型晶体管PM2和N型晶体管NM2的漏极连接P型晶体管PM1的栅极；N型晶体管NM2的栅极连接电源VCC，P型晶体管PM2的栅极连接N型晶体管驱动单元、电源检测单元、PAD检测单元和处理单元。

根据本发明实施例的出电路模块，至少具有如下有益效果:当VCC有电时，NM2导通，同时电源检测电路的输出信号为低电平，PM2也导通，前级驱动信号可以顺利通过，并驱动后面的IO管PM1。当VCC无电或掉电后，NM2关闭，电源检测电路的输出信号为高电平，PM2也关闭，这时就阻断了前级驱动信号路径。

根据本发明的一些实施例：N型晶体管驱动单元包括N型晶体管NM3，N型晶体管NM3栅极连接P型晶体管驱动单元，N型晶体管NM3源极连接前级驱动单元和N型晶体管NM1的栅极，N型晶体管NM3漏极接地。

根据本发明实施例的出电路模块，至少具有如下有益效果:当VCC有电时，电源检测电路的输出信号为低电平，NM3关闭，前级驱动信号可以直接驱动后面的IO管NM1。当VCC无电或掉电后，电源检测电路的输出信号为高电平，NM打开，然后将NM的栅极驱动为低电平，此时就关闭了管NM1。

根据本发明的一些实施例：栅跟随单元包括P型晶体管PM3，P型晶体管PM3的栅极连接电源VCC，P型晶体管PM3源极连接P型晶体管PM1的栅极，P型晶体管PM3漏极连接栅跟随控制单元。

根据本发明实施例的出电路模块，至少具有如下有益效果：只要VCC有电，PM3就关闭；VCC无电或掉电，PM3就打开，然后驱动一个高电平到管PM1的栅极，以关闭PM1。

根据本发明的一些实施例：栅跟随控制单元包括P型晶体管PM4和P型晶体管PM5，P型晶体管PM4和P型晶体管PM5的源极均连接栅跟随单元，P型晶体管PM4栅极连接处理单元，P型晶体管PM4漏极连接端口PAD；P型晶体管PM5栅极连接端口PAD，P型晶体管PM5漏极连接端口F-NWELL。

根据本发明实施例的出电路模块，至少具有如下有益效果：当VCC有电时，驱动模块控制信号输出为低电平，PM4导通，PAD的电位被送给栅跟随电路；而PM导通与否取决与IO的PAD上的电位，当IO的PAD为高电平时，PM5关闭，当IO的PAD为低电位时，PM5导通，把浮阱偏置电路的输出高电位驱动给栅跟随电路。所以不管PAD上的电平是否为高电平都可以驱动一个高电平给栅跟随电路。

根据本发明的一些实施例：浮阱偏置单元包括P型晶体管PM7和P型晶体管PM8，P型晶体管PM7的源极和P型晶体管PM8的栅极均连接电源VCC，P型晶体管PM7的栅极和P型晶体管PM8的漏极均连接电源检测单元，P型晶体管PM7的漏极连接P型晶体管PM8的源极。

根据本发明实施例的出电路模块，至少具有如下有益效果：PM7的栅极连接的是电源检测电路的检测信号，当电源VCC有电时，该信号为低电平，那么PM7导通，浮阱偏置的输出信号F_NWELL就直接由VCC驱动为高电平。PM8的栅极连接的是VCC电源，在VCC有电时，PM8是关闭的，只有VCC无电或掉电后，PM8才导通，此时电源检测的输出信号与浮阱偏置电路输出信号F_NWELL短接，被驱动为高电平。

根据本发明的一些实施例：电源检测单元包括N晶体管NM7，N晶体管NM7栅极连接电源VCC，N晶体管NM7漏极接地，N晶体管NM7源极连接P型晶体管PM2的栅极、浮阱偏置单元和处理单元。

根据本发明实施例的出电路模块，至少具有如下有益效果：当VCC有电时，检测输出信号为低电平；当VCC无电或掉电后，NM7关闭，此时输出的检测信号为高阻态，但此时上述的PM8导通，检测输出信号与F_NWELL短接，所以就输出为高电平。

根据本发明的一些实施例：PAD检测单元包括P型晶体管PM6和P型晶体管PM9；P型晶体管PM6栅极连接处理单元，P型晶体管PM6漏极连接引脚PAD，P型晶体管PM6源极连接引脚F-NWELL；P型晶体管PM9的栅极和漏极连接处理单元，P型晶体管PM9源极连接引脚F-NWELL。

根据本发明实施例的出电路模块，至少具有如下有益效果：当PAD为高电平时，PM9关闭，PM9的栅极就由电源检测和PAD检测处理电路的输出信号控制，而此时输出信号为低电平，所以PM6导通，这样PAD与F_NWELL短接，所以F_NWELL就由PAD直接驱动为高电平。当PAD为低电平时，PM9导通，然后将F_NWELL与PM6的栅极短接，此时PM6就关闭，这样F_NWELL与PAD之间是断路，F_NWELL就不会漏电到该PAD上。

根据本发明的一些实施例：处理单元包括N型晶体管NM5、N型晶体管NM6和P型晶体管PM10；N型晶体管NM5栅极连接电源检测单元，N型晶体管NM5源极连接PAD检测单元，漏极连接N型晶体管NM6的源极；P型晶体管PM10源极连接N型晶体管NM5的源极，漏极连接N型晶体管NM5的漏极，栅极连接电源VCC；N型晶体管NM6漏极接地，N型晶体管NM6栅极连接端口PAD。

根据本发明实施例的出电路模块，至少具有如下有益效果：当VCC无电或掉电后，PM10导通。NM5和NM6是串接的方式连接到地，NM5的栅极与VCC的检测输出信号相连，只有当VCC掉电后，NM5才会导通；NM6的栅极与PAD相连，当PAD为高电平时才会导通，当NM5和NM6同时导通时，输出信号才为低电平。所以当VCC无电或掉电后，同时PAD又为高电平，那么电源检测和PAD检测处理电路输出为低电平。

根据本发明的第二方面实施例的一种防漏电推挽电路，包括至少两个上述的输出电路模块，输出电路模块连接电源VCC，输出电路模块设置有端口F-NWELL和端口PAD；寄生二极管D并联P型晶体管PM1，用于保护P型晶体管PM1，正极连接端口PAD，负极连接端口F-NWELL；静电释放保护电路ESD，连接至每个端口F-NWELL。

根据本发明实施例的出电路模块，至少具有如下有益效果：至少两个权利要求1至9任一项的输出电路模块，设置有端口F-NWELL和端口PAD；静电释放保护电路ESD，连接至每个端口F-NWELL；寄生二极管D，正极连接端口PAD，负极连接端口F-NWELL，用于泄放ESD保护电荷。

本发明的附加方面和优点将在下面的描述中部分给出，部分将从下面的描述中变得明显，或通过本发明的实践了解到。

附图说明

本发明的上述和/或附加的方面和优点从结合下面附图对实施例的描述中将变得明显和容易理解，其中：

图1为本发明实施例一种输出电路模块的原理框图。

图2为图1示出的输出电路模块的一种实施例的原理图；

图3为本发明实施例一种防漏电推挽电路的原理示意图。

具体实施方式

下面详细描述本发明的实施例，实施例的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施例是示例性的，仅用于解释本发明，而不能理解为对本发明的限制。

请参照图1本实施例中防漏电推挽电路，包括：前级驱动单元100，用于IO正常工作时，处理P型晶体管PM1的栅极和N型晶体管NM1的栅极的输出控制信号和数据信号；P型晶体管驱动单元200，连接于所述前级驱动单元100和所述P型晶体管PM1的栅极之间，用于IC的电源VCC掉电后，阻断所述P型晶体管PM1的栅极的前级驱动路径；N型晶体管驱动单元300，连接于所述前级驱动单元100和所述N型晶体管NM1的栅极之间，用于IC的电源VCC掉电后，关闭所述N型晶体管NM1；栅跟随单元400，控制端连接IC的电源VCC，输入端与P型晶体管PM1的栅极相连，用于IC的电源VCC掉电时收集所述P型晶体管PM1的栅极信号；栅跟随控制单元500，输入端连接所述栅跟随单元400的输出端，输出端连接端口PAD，用于IC的电源VCC掉电后所述端口PAD为高电平时，控制所述端口PAD与所述P型晶体管PM1的栅极导通，从而关闭所述P型晶体管PM1；浮阱偏置单元600，输入端连接IC的电源VCC，输出端连接端口F-NWELL，用于控制所述IC的电源VCC与端口F-NWELL的通断；电源检测单元700，输出端接地，输入端连接所述浮阱偏置单元600的控制端和所述N型晶体管驱动单元300，控制端连接所述IC的电源VCC，用于所述IC的电源VCC为低时拉低输入端电压；PAD检测单元800，输入端连接所述端口F-NWELL，第一输出端和第二控制端连接所述端口PAD，用于控制所述端口F-NWELL和所述端口PAD的通断；处理单元900，输入端连接所述PAD检测单元800的第二输出端，所述PAD检测单元800的第一控制端和所述栅跟随控制单元500的第一控制端，第一控制端连接所述电源检测单元700的输入端，第二控制端连接所述IC的电源VCC，第三控制端连接所述端口PAD，输出端接地，用于控制所述PAD检测单元800和所述栅跟随控制单元500。

P型晶体管驱动单元的功能：在IC的电源VCC掉电后，阻断PM1的栅极的前级驱动路径，因为此时栅跟随电路会对PM1的栅极驱动高电位，不阻断前级驱动路径的话，就会通过该路径漏电至前级驱动电路。

N型晶体管驱动单元的功能：在IC的电源VCC掉电后，使得前级驱动路径的信号被拉低，这样就能完全关闭晶体管NM1，此时即使IO的PAD上被驱动一个高电平，也不会通过NM1漏电到地。

栅跟随单元的功能：在IC的电源VCC掉电后，将PM1的栅极驱动一个高电平，这样就能完全关闭PM1，这样即使IO的PAD上被驱动一个高电平，也不会通过PM1漏电到无电的VCC上。

栅跟随控制单元的功能：若IO的PAD上被驱动为高电平时，把IO的PAD上的高电位通过栅跟随控制电路输出给栅跟随电路，通过栅跟随电路来驱动PM1的栅极，此时等效为IO的PAD与PM1的栅极短接，由IO的PAD来驱动PM1的栅极。若IO的PAD上被驱动为低电平，则阻断IO的PAD到栅跟随电路的通路，而打开浮阱偏置电路和栅极跟随电路之间的路径，此时等效为浮阱偏置电路和PM1的栅极短接，由浮阱偏置电路来驱动PM1的栅极。

浮阱偏置单元的功能：产生一个浮阱的偏置电位。当VCC有电时，由VCC直接驱动；当VCC掉电后，任意一个IO的PAD被驱动为高，都可以通过该IO的PAD来驱动该浮阱。

电源检测单元的功能：用于检测VCC是否有电或掉电，然后分别控制浮阱偏置电路、PAD电压检测、电源检测和PAD检测处理电路等三个模块。

PAD电压检测单元的功能：通过检测IO的PAD上的电位选择是否将IO的PAD与浮阱偏置电路短接，同时将检测结果输出给驱动电路和控制信号，并一起控制P型晶体管驱动电路、N型晶体管驱动电路和栅跟随控制电路。

处理单元的功能：根据电源检测电路和PAD电压检测与控制模块两者的检测结果来决定如何去控制P型晶体管驱动电路、N型晶体管驱动电路和栅跟随控制电路。

请参照图2本实施例中防漏电推挽电路，P型晶体管驱动单元200包括P型晶体管PM2和N型晶体管NM2，P型晶体管PM2和N型晶体管NM2的源极连接前级驱动单元100，漏极连接P型晶体管PM1的栅极；N型晶体管NM2的栅极连接电源VCC，P型晶体管PM2的栅极连接N型晶体管驱动单元300、电源检测单元700、PAD检测单元800和处理单元900。

当VCC有电时，NM2导通，同时电源检测电路的输出信号为低电平，PM2也导通，前级驱动信号可以顺利通过，并驱动后面的IO管PM1。当VCC无电或掉电后，NM2关闭，电源检测电路的输出信号为高电平，PM2也关闭，这时就阻断了前级驱动信号路径。

N型晶体管驱动单元300包括N型晶体管NM3，N型晶体管NM3栅极连接P型晶体管驱动单元200，源极连接前级驱动单元100和N型晶体管NM1的栅极，漏极接地。

当VCC有电时，电源检测电路的输出信号为低电平，NM3关闭，前级驱动信号可以直接驱动后面的IO管NM1。当VCC无电或掉电后，电源检测电路的输出信号为高电平，NM3打开，然后将NM1的栅极驱动为低电平，此时就关闭了管NM1。

栅跟随单元400包括P型晶体管PM3，P型晶体管PM3的栅极连接电源VCC，源极连接P型晶体管PM1的栅极，漏极连接栅跟随控制单元500。只要VCC有电，PM3就关闭；VCC无电或掉电，PM3就打开，然后驱动一个高电平到管PM1的栅极，以关闭PM1。

栅跟随控制单元500包括P型晶体管PM4和P型晶体管PM5，P型晶体管PM4和P型晶体管PM5的源极均连接栅跟随单元400，P型晶体管PM4栅极连接处理单元900，漏极连接端口PAD；P型晶体管PM5栅极连接端口PAD，漏极连接端口F-NWELL。当VCC有电时，驱动模块控制信号输出为低电平，PM4导通，PAD的电位被送给栅跟随电路；而PM5导通与否取决与IO的PAD上的电位，当IO的PAD为高电平时，PM5关闭，当IO的PAD为低电位时，PM5导通，把浮阱偏置电路的输出高电位驱动给栅跟随电路。所以不管PAD上的电平是否为高电平都可以驱动一个高电平给栅跟随电路。

浮阱偏置单元600包括P型晶体管PM7和P型晶体管PM8，P型晶体管PM7的源极和P型晶体管PM8的栅极均连接电源VCC，P型晶体管PM7的栅极和P型晶体管PM8的漏极均连接电源检测单元700，P型晶体管PM7的漏极连接P型晶体管PM8的源极。PM7的栅极连接的是电源检测电路的检测信号，当电源VCC有电时，该信号为低电平，那么PM7导通，浮阱偏置的输出信号F_NWELL就直接由VCC驱动为高电平。PM8的栅极连接的是VCC电源，在VCC有电时，PM8是关闭的，只有VCC无电或掉电后，PM8才导通，此时电源检测的输出信号与浮阱偏置电路输出信号F_NWELL短接，被驱动为高电平。

电源检测单元700包括第七N晶体管NM7，第七N晶体管NM7栅极连接电源VCC，漏极接地，源极连接P型晶体管PM2的栅极、浮阱偏置单元600和处理单元900。当VCC有电时，检测输出信号为低电平；当VCC无电或掉电后，NM7关闭，此时输出的检测信号为高阻态，但此时上述的PM8导通，检测输出信号与F_NWELL短接，所以就输出为高电平。

PAD检测单元800包括P型晶体管PM6和P型晶体管PM9；P型晶体管PM6栅极连接处理单元900，漏极连接端口PAD，源极连接端口F-NWELL；P型晶体管PM9的栅极和漏极连接处理单元900，源极连接端口F-NWELL。当PAD为高电平时，PM9关闭，PM6的栅极就由电源检测和PAD检测处理电路的输出信号控制，而此时输出信号为低电平，所以PM6导通，这样PAD与F_NWELL短接，所以F_NWELL就由PAD直接驱动为高电平。当PAD为低电平时，PM9导通，然后将F_NWELL与PM6的栅极短接，此时PM6就关闭，这样F_NWELL与PAD之间是断路，F_NWELL就不会漏电到该PAD上。

处理单元900包括第五N型晶体管NM5、第六N型晶体管NM6和P型晶体管PM10；第五N型晶体管NM5栅极连接电源检测单元700，源极连接PAD检测单元800，漏极连接第六N型晶体管NM6的源极；P型晶体管PM10源极连接第五N型晶体管NM5的源极，漏极连接第五N型晶体管NM5的漏极，栅极连接电源VCC；第六N型晶体管NM6漏极接地，栅极连接端口PAD。当VCC无电或掉电后，PM10导通。NM5和NM6是串接的方式连接到地，NM5的栅极与VCC的检测输出信号相连，只有当VCC掉电后，NM5才会导通；NM6的栅极与PAD相连，当PAD为高电平时才会导通，当NM5和NM6同时导通时，输出信号才为低电平。所以当VCC无电或掉电后，同时PAD又为高电平，那么电源检测和PAD检测处理电路输出为低电平。

请参照图3本实施例中防漏电推挽电路，其特征在于，包括：至少两个上述的输出电路模块，连接电源VCC，设置有所述端口F-NWELL和所述端口PAD；寄生二极管D，并联所述P型晶体管PM1，正极连接所述端口PAD，负极连接所述端口F-NWELL，寄生二极管D用于泄放ESD保护电荷，；静电释放保护电路ESD，连接至每个所述端口F-NWELL。静电释放保护电路ESD为现有技术。

在端口PAD驱动为高，电源VCC驱动为低的时候，通过输出电路模块内部网络的通断控制，达到端口PAD驱动为高的电平通过端口F-NWELL导出至静电释放保护电路ESD，拦截电流流入P型晶体管PM1的上级电路，从而流入驱动为低的电源VCC。

上面结合附图对本发明实施例作了详细说明，但是本发明不限于上述实施例，在技术领域普通技术人员所具备的知识范围内，还可以在不脱离本发明宗旨的前提下作出各种变化。

Claims (10)

1.一种输出电路模块，用于防电源VCC掉电后的电流倒灌，其特征在于，包括：

前级驱动单元(100)，用于IO正常工作时，处理P型晶体管PM1的栅极和N型晶体管NM1的栅极的输出控制信号和数据信号；

P型晶体管驱动单元(200)，连接于所述前级驱动单元(100)和所述P型晶体管PM1的栅极之间，用于阻断所述P型晶体管PM1的栅极的前级驱动路径；

N型晶体管驱动单元(300)，连接于所述前级驱动单元(100)和所述N型晶体管NM1的栅极之间，用于关闭所述N型晶体管NM1；

栅跟随单元(400)，控制端连接电源VCC，输入端与P型晶体管PM1的栅极相连；

栅跟随控制单元(500)，用于控制端口PAD与所述栅跟随单元(400)之间的通断；

浮阱偏置单元(600)，输入端连接电源VCC，输出端连接端口F-NWELL，用于控制所述IC的电源VCC与端口F-NWELL的通断；

电源检测单元(700)，输出端接地，输入端连接所述浮阱偏置单元(600)的控制端和所述N型晶体管驱动单元(300)，控制端连接所述IC的电源VCC；

PAD检测单元(800)，输入端连接所述端口F-NWELL，第一输出端连接所述端口PAD；

处理单元(900)，输入端连接所述PAD检测单元(800)的第二输出端，输出端接地，用于控制所述PAD检测单元(800)接地。

2.根据权利要求1所述的输出电路模块，其特征在于：所述P型晶体管驱动单元(200)包括P型晶体管PM2和N型晶体管NM2；所述P型晶体管PM2和N型晶体管NM2的源极连接所述前级驱动单元(100)，所述P型晶体管PM2和N型晶体管NM2的漏极连接所述P型晶体管PM1的栅极；所述N型晶体管NM2的栅极连接所述电源VCC，所述P型晶体管PM2的栅极连接所述N型晶体管驱动单元(300)、所述电源检测单元(700)、所述PAD检测单元(800)和所述处理单元(900)。

3.根据权利要求1所述的输出电路模块，其特征在于：所述N型晶体管驱动单元(300)包括N型晶体管NM3，所述N型晶体管NM3栅极连接所述P型晶体管驱动单元(200)，所述N型晶体管NM3源极连接所述前级驱动单元(100)和所述N型晶体管NM1的栅极，所述N型晶体管NM3漏极接地。

4.根据权利要求1所述的输出电路模块，其特征在于：所述栅跟随单元(400)包括P型晶体管PM3，所述P型晶体管PM3的栅极连接所述电源VCC，所述P型晶体管PM3源极连接所述P型晶体管PM1的栅极，所述P型晶体管PM3漏极连接所述栅跟随控制单元(500)。

5.根据权利要求1所述的输出电路模块，其特征在于：所述栅跟随控制单元(500)包括P型晶体管PM4和P型晶体管PM5，所述P型晶体管PM4和P型晶体管PM5的源极均连接所述栅跟随单元(400)，所述P型晶体管PM4栅极连接所述处理单元(900)，所述P型晶体管PM4漏极连接所述端口PAD；所述P型晶体管PM5栅极连接所述端口PAD，所述P型晶体管PM5漏极连接所述端口F-NWELL。

6.根据权利要求1所述的输出电路模块，其特征在于：所述浮阱偏置单元(600)包括P型晶体管PM7和P型晶体管PM8，所述P型晶体管PM7的源极和所述P型晶体管PM8的栅极均连接所述电源VCC，所述P型晶体管PM7的栅极和所述P型晶体管PM8的漏极均连接所述电源检测单元(700)，所述P型晶体管PM7的漏极连接所述P型晶体管PM8的源极。

7.根据权利要求1所述的输出电路模块，其特征在于：电源检测单元(700)包括N晶体管NM7，所述N晶体管NM7栅极连接所述电源VCC，所述N晶体管NM7漏极接地，所述N晶体管NM7源极连接所述P型晶体管PM2的栅极、所述浮阱偏置单元(600)和所述处理单元(900)。

8.根据权利要求1所述的输出电路模块，其特征在于：PAD检测单元(800)包括P型晶体管PM6和P型晶体管PM9；所述P型晶体管PM6栅极连接所述处理单元(900)，所述P型晶体管PM6漏极连接所述引脚PAD，所述P型晶体管PM6源极连接所述引脚F-NWELL；所述P型晶体管PM9的栅极和漏极连接所述处理单元(900)，所述P型晶体管PM9源极连接所述引脚F-NWELL。

9.根据权利要求1所述的输出电路模块，其特征在于：所述处理单元(900)包括N型晶体管NM5、N型晶体管NM6和P型晶体管PM10；所述N型晶体管NM5栅极连接电源检测单元(700)，所述N型晶体管NM5源极连接所述PAD检测单元(800)，漏极连接所述N型晶体管NM6的源极；所述P型晶体管PM10源极连接所述N型晶体管NM5的源极，漏极连接所述N型晶体管NM5的漏极，栅极连接所述电源VCC；所述N型晶体管NM6漏极接地，所述N型晶体管NM6栅极连接端口PAD。

10.一种防漏电推挽电路，其特征在于，包括：

至少两个权利要求1至9任一项所述的输出电路模块，设置有所述端口F-NWELL和所述端口PAD；

静电释放保护电路ESD，连接至每个所述端口F-NWELL；

寄生二极管D，正极连接所述端口PAD，负极连接所述端口F-NWELL，用于泄放ESD保护电荷。

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