JPH11308055A - プッシュプル増幅回路 - Google Patents
プッシュプル増幅回路Info
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- JPH11308055A JPH11308055A JP10107434A JP10743498A JPH11308055A JP H11308055 A JPH11308055 A JP H11308055A JP 10107434 A JP10107434 A JP 10107434A JP 10743498 A JP10743498 A JP 10743498A JP H11308055 A JPH11308055 A JP H11308055A
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Abstract
(57)【要約】
【課題】消費電流が大きくならないようにしたプッシュ
プル増幅回路に過電流防止機能を備えるようにするこ
と。 【解決手段】このプッシュプル増幅回路は、電源電圧Ｖ
ＤＤが供給される電源ライン１と電源電圧ＶＣＣが供給
される電源ライン２との間に、差動増幅部１０と駆動部
２０と過電流防止部４０と出力部３０とが設けられてい
る。さらに、過電流防止部４０は、ドレイン端子が電源
ライン１に接続されると共にソース端子が、Ｐ型ＭＯＳ
ＦＥＴＱ１およびＱ７の夫々のゲート端子に接続される
Ｎ型ＭＯＳＦＥＴＱ１２と、ドレイン端子が電源ライン
２に接続されると共にソース端子が、Ｎ型ＭＯＳＦＥＴ
Ｑ４およびＱ６の夫々のゲート端子に接続されるＮ型Ｍ
ＯＳＦＥＴＱ１３とが互いのゲート端子を接続されて直
列接続されている。
プル増幅回路に過電流防止機能を備えるようにするこ
と。 【解決手段】このプッシュプル増幅回路は、電源電圧Ｖ
ＤＤが供給される電源ライン１と電源電圧ＶＣＣが供給
される電源ライン２との間に、差動増幅部１０と駆動部
２０と過電流防止部４０と出力部３０とが設けられてい
る。さらに、過電流防止部４０は、ドレイン端子が電源
ライン１に接続されると共にソース端子が、Ｐ型ＭＯＳ
ＦＥＴＱ１およびＱ７の夫々のゲート端子に接続される
Ｎ型ＭＯＳＦＥＴＱ１２と、ドレイン端子が電源ライン
２に接続されると共にソース端子が、Ｎ型ＭＯＳＦＥＴ
Ｑ４およびＱ６の夫々のゲート端子に接続されるＮ型Ｍ
ＯＳＦＥＴＱ１３とが互いのゲート端子を接続されて直
列接続されている。
Description
【０００１】
【発明の属する技術分野】本発明は、プッシュプル回路
を用いて増幅動作を行うプッシュプル回路に係わり、特
に、過電流が流れるのを防止する機能を有するプッシュ
プル増幅回路に関する。
を用いて増幅動作を行うプッシュプル回路に係わり、特
に、過電流が流れるのを防止する機能を有するプッシュ
プル増幅回路に関する。
【０００２】
【従来の技術】プッシュプル増幅回路の出力端子と電源
とが短絡した場合に発生する過電流を防止する回路の実
現が望まれていた。過電流防止回路自体は様々なものが
提案されていて、例えば、特開平８−１５４０２２号、
特開平７−３３６１５８号、特開昭５８−５８６１９号
等の公報に開示されている。
とが短絡した場合に発生する過電流を防止する回路の実
現が望まれていた。過電流防止回路自体は様々なものが
提案されていて、例えば、特開平８−１５４０２２号、
特開平７−３３６１５８号、特開昭５８−５８６１９号
等の公報に開示されている。
【０００３】特開平８−１５４０２２号公報に記載のも
のは、演算増幅器の出力端子に接続したパワートランジ
スタに流れる電流を検出するための電流検出用トランジ
スタ（あるいは電流検出用抵抗）を設け、この電流検出
用トランジスタ（電流検出用抵抗）を流れる電流がしき
い値よりも大きなものであることをコンパレータが検出
した場合には、パワートランジスタを流れる電流を防止
する。また、特開平７−３３６１５８号公報に記載のも
のは、プリアンプ、プリドライバ、パワーアンプからな
る増幅部に負帰還回路を接続してなる増幅回路におい
て、プリドライバを構成するトランジスタと並列に電位
制限ダイオードを設けて信号振幅を制限する。
のは、演算増幅器の出力端子に接続したパワートランジ
スタに流れる電流を検出するための電流検出用トランジ
スタ（あるいは電流検出用抵抗）を設け、この電流検出
用トランジスタ（電流検出用抵抗）を流れる電流がしき
い値よりも大きなものであることをコンパレータが検出
した場合には、パワートランジスタを流れる電流を防止
する。また、特開平７−３３６１５８号公報に記載のも
のは、プリアンプ、プリドライバ、パワーアンプからな
る増幅部に負帰還回路を接続してなる増幅回路におい
て、プリドライバを構成するトランジスタと並列に電位
制限ダイオードを設けて信号振幅を制限する。
【０００４】さらに、特開昭５８−５８６１９号等の公
報に記載のものは、プッシュプル増幅回路の出力増幅段
を構成する出力トランジスタと直列に電流検出用抵抗を
設け、これにより検出された電流値に対応する電圧で、
出力増幅段の制御端子に印可される制御電圧を振幅制限
する。
報に記載のものは、プッシュプル増幅回路の出力増幅段
を構成する出力トランジスタと直列に電流検出用抵抗を
設け、これにより検出された電流値に対応する電圧で、
出力増幅段の制御端子に印可される制御電圧を振幅制限
する。
【０００５】
【発明が解決しようとする課題】しかしながら、従来提
案されてきたいずれの過大電流防止回路も、構成が複雑
で、しかも、過電流検出用抵抗に大電流が流れるので、
その電圧降下も無視できず、出力振幅に影響を与えると
いう問題があった。
案されてきたいずれの過大電流防止回路も、構成が複雑
で、しかも、過電流検出用抵抗に大電流が流れるので、
その電圧降下も無視できず、出力振幅に影響を与えると
いう問題があった。
【０００６】本発明は、このような従来の課題を解決す
るために創作されたもので、その目的は、出力振幅に影
響を与えないでしかも構成を簡単にして、プッシュプル
増幅回路に過電流防止機能を備えるようにすることにあ
る。
るために創作されたもので、その目的は、出力振幅に影
響を与えないでしかも構成を簡単にして、プッシュプル
増幅回路に過電流防止機能を備えるようにすることにあ
る。
【０００７】
【課題を解決するための手段】上記課題を解決し本発明
の目的を達成するために、請求項１に係る発明は、与え
られる入力信号を相補的に増幅可能な回路であって、前
記入力信号を増幅する増幅部と、相補的に動作を行うよ
うに出力トランジスタ対を接続したプッシュプル回路を
含む出力部と、前記増幅部の出力振幅を制限する過電流
防止回路とを備え前記過電流防止回路は、一方の出力ト
ランジスタが接続される第１の電源とこの出力トランジ
スタを制御する信号線との間に接続された、この出力ト
ランジタの導電型と異なる導電型の第１のトランジスタ
と、他方の出力トランジスタが接続される第２の電源と
この出力トランジスタを制御する信号線との間に接続さ
れた、この出力トランジタの導電型と異なる導電型の第
２のトランジスタとを含み、前記第１、第２のトランジ
スタは所定電圧で制御されるように構成されていること
を特徴とするプッシュプル増幅回路である。
の目的を達成するために、請求項１に係る発明は、与え
られる入力信号を相補的に増幅可能な回路であって、前
記入力信号を増幅する増幅部と、相補的に動作を行うよ
うに出力トランジスタ対を接続したプッシュプル回路を
含む出力部と、前記増幅部の出力振幅を制限する過電流
防止回路とを備え前記過電流防止回路は、一方の出力ト
ランジスタが接続される第１の電源とこの出力トランジ
スタを制御する信号線との間に接続された、この出力ト
ランジタの導電型と異なる導電型の第１のトランジスタ
と、他方の出力トランジスタが接続される第２の電源と
この出力トランジスタを制御する信号線との間に接続さ
れた、この出力トランジタの導電型と異なる導電型の第
２のトランジスタとを含み、前記第１、第２のトランジ
スタは所定電圧で制御されるように構成されていること
を特徴とするプッシュプル増幅回路である。
【０００８】この発明によれば、第１、２のトランジス
タのしきい値電圧以上になるとそれぞれのトランジスタ
が導通状態となるので、制御電圧の変化幅が第１または
第２のトランジスタのしきい値電圧以内に増幅部の出力
振幅変化幅を制限することが可能になる。
タのしきい値電圧以上になるとそれぞれのトランジスタ
が導通状態となるので、制御電圧の変化幅が第１または
第２のトランジスタのしきい値電圧以内に増幅部の出力
振幅変化幅を制限することが可能になる。
【０００９】また、請求項２に係る発明は、請求項１に
おいて、前記過電流防止回路は、自身を構成する前記第
１、第２のトランジスタを制御するための前記所定電圧
が、前記第１の電源の電圧と前記第２の電源の電圧の略
中間電圧となるように構成されていることを特徴とす
る。
おいて、前記過電流防止回路は、自身を構成する前記第
１、第２のトランジスタを制御するための前記所定電圧
が、前記第１の電源の電圧と前記第２の電源の電圧の略
中間電圧となるように構成されていることを特徴とす
る。
【００１０】この発明によれば、第１、第２のトランジ
スタの制御電圧を第１および第２の電源の電圧の略中間
値とすることができ、簡易な回路構成で制御電圧を供給
することが可能になる。
スタの制御電圧を第１および第２の電源の電圧の略中間
値とすることができ、簡易な回路構成で制御電圧を供給
することが可能になる。
【００１１】さらに、請求項３に係る発明は、与えられ
る入力信号を相補的に増幅可能な回路であって、前記入
力信号を増幅する増幅回路と、相補的に動作を行うよう
にトランジスタ対を接続したプッシュプル回路と、前記
トランジスタ対のうちの一方のトランジスタを駆動制御
し、前記増幅回路の出力が所定電圧値以下の場合には略
一定のゲインとなると共に、前記増幅回路の出力が前記
所定電圧値以上の場合にはゲインが大となる駆動回路
と、を含み、前記トランジスタ対のうちの他方のトラン
ジスタを前記増幅回路の出力で駆動制御するように構成
され、さらに、前記増幅回路の出力振幅を制限する過電
流防止回路を備えたことを特徴とするプッシュプル増幅
回路である。
る入力信号を相補的に増幅可能な回路であって、前記入
力信号を増幅する増幅回路と、相補的に動作を行うよう
にトランジスタ対を接続したプッシュプル回路と、前記
トランジスタ対のうちの一方のトランジスタを駆動制御
し、前記増幅回路の出力が所定電圧値以下の場合には略
一定のゲインとなると共に、前記増幅回路の出力が前記
所定電圧値以上の場合にはゲインが大となる駆動回路
と、を含み、前記トランジスタ対のうちの他方のトラン
ジスタを前記増幅回路の出力で駆動制御するように構成
され、さらに、前記増幅回路の出力振幅を制限する過電
流防止回路を備えたことを特徴とするプッシュプル増幅
回路である。
【００１２】この発明によっても、過電流防止回路が増
幅回路の出力振幅を制限し、出力段に電流検出用の素子
が含まれていないので、出力振幅に影響を与えない。ま
た、請求項４に係る発明は、請求項３において、前記過
電流防止回路は、一方のトランジスタが接続される第１
の電源とこのトランジスタを制御する信号線との間に接
続された、このトランジタの導電型と異なる導電型の第
１のトランジスタと、他方のトランジスタが接続される
第２の電源とこのトランジスタを制御する信号線との間
に接続された、このトランジタの導電型と異なる導電型
の第２のトランジスタとを含み、前記第１、第２のトラ
ンジスタは所定電圧で制御されるように構成されている
ことを特徴とするプッシュプル増幅回路である。
幅回路の出力振幅を制限し、出力段に電流検出用の素子
が含まれていないので、出力振幅に影響を与えない。ま
た、請求項４に係る発明は、請求項３において、前記過
電流防止回路は、一方のトランジスタが接続される第１
の電源とこのトランジスタを制御する信号線との間に接
続された、このトランジタの導電型と異なる導電型の第
１のトランジスタと、他方のトランジスタが接続される
第２の電源とこのトランジスタを制御する信号線との間
に接続された、このトランジタの導電型と異なる導電型
の第２のトランジスタとを含み、前記第１、第２のトラ
ンジスタは所定電圧で制御されるように構成されている
ことを特徴とするプッシュプル増幅回路である。
【００１３】この発明によれば、第１、２のトランジス
タのしきい値電圧以上になるとそれぞれのトランジスタ
が導通状態となるので、制御電圧の変化幅が第１または
第２のトランジスタのしきい値電圧以内に増幅回路の出
力振幅変化幅を制限することが可能になる。
タのしきい値電圧以上になるとそれぞれのトランジスタ
が導通状態となるので、制御電圧の変化幅が第１または
第２のトランジスタのしきい値電圧以内に増幅回路の出
力振幅変化幅を制限することが可能になる。
【００１４】
【発明の実施の形態】以下、本発明の実施の形態を図面
を参照しつつ説明する。図１は、本発明に係るプッシュ
プル増幅回路の実施形態の回路構成図である。
を参照しつつ説明する。図１は、本発明に係るプッシュ
プル増幅回路の実施形態の回路構成図である。
【００１５】図１に示すようにこのプッシュプル増幅回
路は、電源電圧ＶＤＤが供給される電源ライン１と電源
電圧ＶＣＣ（例えば接地電圧）が供給される電源ライン
２との間に、差動増幅部１０と駆動部２０と過電流防止
部４０と出力部３０とが設けられていて、さらに、駆動
部２０は反転部２１と演算部２２とを有している。
路は、電源電圧ＶＤＤが供給される電源ライン１と電源
電圧ＶＣＣ（例えば接地電圧）が供給される電源ライン
２との間に、差動増幅部１０と駆動部２０と過電流防止
部４０と出力部３０とが設けられていて、さらに、駆動
部２０は反転部２１と演算部２２とを有している。
【００１６】差動増幅部１０は、ソース端子が電源ライ
ン１に接続されると共に、互いのゲート電位が共通とな
るようにカレントミラー接続されるＰ型ＭＯＳＦＥＴＱ
８およびＱ９と、このＰ型ＭＯＳＦＥＴＱ８およびＱ９
の夫々のドレイン端子に、ドレイン端子が接続されると
共に、夫々のゲート端子が入力端子３ａ，３ｂに接続さ
れているＮ型ＭＯＳＦＥＴＱ１０、１１と、このＮ型Ｍ
ＯＳＦＥＴＱ１０およびＱ１１の両ソース端子と電源ラ
イン２との間に接続される電流源５とを有していて、入
力端子３ａ，３ｂ間に与えられる入力信号を差動増幅し
たものを出力する。
ン１に接続されると共に、互いのゲート電位が共通とな
るようにカレントミラー接続されるＰ型ＭＯＳＦＥＴＱ
８およびＱ９と、このＰ型ＭＯＳＦＥＴＱ８およびＱ９
の夫々のドレイン端子に、ドレイン端子が接続されると
共に、夫々のゲート端子が入力端子３ａ，３ｂに接続さ
れているＮ型ＭＯＳＦＥＴＱ１０、１１と、このＮ型Ｍ
ＯＳＦＥＴＱ１０およびＱ１１の両ソース端子と電源ラ
イン２との間に接続される電流源５とを有していて、入
力端子３ａ，３ｂ間に与えられる入力信号を差動増幅し
たものを出力する。
【００１７】出力部３０は、電源ライン１にソース端子
が接続されるＰ型ＭＯＳＦＥＴＱ７と電源ライン２にソ
ース端子が接続されるＰ型ＭＯＳＦＥＴＱ６とが直列接
続されて構成されていて、Ｐ型ＭＯＳＦＥＴＱ７のゲー
ト端子がＰ型ＭＯＳＦＥＴＱ９のドレイン端子に接続さ
れて差動増幅部１０の出力電圧でＰ型ＭＯＳＦＥＴＱ７
が駆動制御されるようになっていると共に、Ｐ型ＭＯＳ
ＦＥＴＱ６のゲート端子がＮ型ＭＯＳＦＥＴＱ４のゲー
ト端子に接続されて演算部２２の出力電圧でＰ型ＭＯＳ
ＦＥＴＱ６が駆動制御されるようになっている反転部２
１は、電源ライン１にドレイン端子が接続されるＰ型Ｍ
ＯＳＦＥＴＱ１と、ダイオード接続されたＮ型ＭＯＳＦ
ＥＴＱ２と、電源ライン２にソース端子が接続されるＮ
型ＭＯＳＦＥＴＱ３とが直列接続されていて、さらに、
Ｐ型ＭＯＳＦＥＴＱ１のゲート端子がＰ型ＭＯＳＦＥＴ
Ｑ９のドレイン端子に接続されると共に、Ｎ型ＭＯＳＦ
ＥＴＱ２およびＱ３のゲート端子が同電位となるように
接続されている。
が接続されるＰ型ＭＯＳＦＥＴＱ７と電源ライン２にソ
ース端子が接続されるＰ型ＭＯＳＦＥＴＱ６とが直列接
続されて構成されていて、Ｐ型ＭＯＳＦＥＴＱ７のゲー
ト端子がＰ型ＭＯＳＦＥＴＱ９のドレイン端子に接続さ
れて差動増幅部１０の出力電圧でＰ型ＭＯＳＦＥＴＱ７
が駆動制御されるようになっていると共に、Ｐ型ＭＯＳ
ＦＥＴＱ６のゲート端子がＮ型ＭＯＳＦＥＴＱ４のゲー
ト端子に接続されて演算部２２の出力電圧でＰ型ＭＯＳ
ＦＥＴＱ６が駆動制御されるようになっている反転部２
１は、電源ライン１にドレイン端子が接続されるＰ型Ｍ
ＯＳＦＥＴＱ１と、ダイオード接続されたＮ型ＭＯＳＦ
ＥＴＱ２と、電源ライン２にソース端子が接続されるＮ
型ＭＯＳＦＥＴＱ３とが直列接続されていて、さらに、
Ｐ型ＭＯＳＦＥＴＱ１のゲート端子がＰ型ＭＯＳＦＥＴ
Ｑ９のドレイン端子に接続されると共に、Ｎ型ＭＯＳＦ
ＥＴＱ２およびＱ３のゲート端子が同電位となるように
接続されている。
【００１８】演算部２２は、一端が電源ライン１に接続
された電流源６と、Ｎ型ＭＯＳＦＥＴＱ５と、電源ライ
ン２にソース端子が接続されるＮ型ＭＯＳＦＥＴＱ４と
が直列接続されていて、さらに、Ｎ型ＭＯＳＦＥＴＱ４
のゲート端子とＮ型ＭＯＳＦＥＴＱ５のドレイン端子と
が同電位となるように接続されている。
された電流源６と、Ｎ型ＭＯＳＦＥＴＱ５と、電源ライ
ン２にソース端子が接続されるＮ型ＭＯＳＦＥＴＱ４と
が直列接続されていて、さらに、Ｎ型ＭＯＳＦＥＴＱ４
のゲート端子とＮ型ＭＯＳＦＥＴＱ５のドレイン端子と
が同電位となるように接続されている。
【００１９】また、反転部２１のＮ型ＭＯＳＦＥＴＱ２
およびＮ型ＭＯＳＦＥＴＱ３のゲート端子と、演算部２
２のＮ型ＭＯＳＦＥＴＱ５のゲート端子とが同電位とな
るように接続されていて、さらに、Ｎ型ＭＯＳＦＥＴＱ
４のゲート端子が出力部３０のＮ型ＭＯＳＦＥＴＱ６の
ゲート端子に接続されている。
およびＮ型ＭＯＳＦＥＴＱ３のゲート端子と、演算部２
２のＮ型ＭＯＳＦＥＴＱ５のゲート端子とが同電位とな
るように接続されていて、さらに、Ｎ型ＭＯＳＦＥＴＱ
４のゲート端子が出力部３０のＮ型ＭＯＳＦＥＴＱ６の
ゲート端子に接続されている。
【００２０】過電流防止部４０は、ドレイン端子が電源
ライン１に接続されると共にソース端子が、Ｐ型ＭＯＳ
ＦＥＴＱ１およびＱ７の夫々のゲート端子に接続される
Ｎ型ＭＯＳＦＥＴＱ１２と、ドレイン端子が電源ライン
２に接続されると共にソース端子が、Ｎ型ＭＯＳＦＥＴ
Ｑ４およびＱ６の夫々のゲート端子に接続されるＮ型Ｍ
ＯＳＦＥＴＱ１３とが互いのゲート端子を接続されて直
列接続されている。
ライン１に接続されると共にソース端子が、Ｐ型ＭＯＳ
ＦＥＴＱ１およびＱ７の夫々のゲート端子に接続される
Ｎ型ＭＯＳＦＥＴＱ１２と、ドレイン端子が電源ライン
２に接続されると共にソース端子が、Ｎ型ＭＯＳＦＥＴ
Ｑ４およびＱ６の夫々のゲート端子に接続されるＮ型Ｍ
ＯＳＦＥＴＱ１３とが互いのゲート端子を接続されて直
列接続されている。
【００２１】また、制御端子７に供給する電圧ＶCMで、
Ｎ型ＭＯＳＦＥＴＱ１２およびＰ型ＭＯＳＦＥＴＱ１３
のゲート電圧を制御可能に構成されている。より具体的
には、図３に示すように、電源ライン１、２の間に抵抗
Ｒ１と抵抗Ｒ２とを直列接続したものを設けて、両抵抗
の接続点での電圧が電圧ＶCMとなるように、即ち、両電
源電圧の抵抗Ｒ１、Ｒ２による分圧電圧が電圧ＶCMとな
るように抵抗Ｒ１、Ｒ２の値を適切に設定しておけば良
い。
Ｎ型ＭＯＳＦＥＴＱ１２およびＰ型ＭＯＳＦＥＴＱ１３
のゲート電圧を制御可能に構成されている。より具体的
には、図３に示すように、電源ライン１、２の間に抵抗
Ｒ１と抵抗Ｒ２とを直列接続したものを設けて、両抵抗
の接続点での電圧が電圧ＶCMとなるように、即ち、両電
源電圧の抵抗Ｒ１、Ｒ２による分圧電圧が電圧ＶCMとな
るように抵抗Ｒ１、Ｒ２の値を適切に設定しておけば良
い。
【００２２】次に動作について説明するが、まず、過電
流防止部４０が動作しない通常動作について説明する。
入力端子３ａ、３ｂに入力信号が与えられると差動増幅
部１０によって入力信号の差動増幅電圧が出力される。
この出力電圧をＶ１とするとこの電圧Ｖ１は、Ｐ型ＭＯ
ＳＦＥＴＱ１の動作によって電圧電流変換されて、さら
に、Ｎ型ＭＯＳＦＥＴＱ２、３によって電圧電流変換さ
れた電圧がＮ型ＭＯＳＦＥＴＱ５のゲート端子に出力さ
れる。
流防止部４０が動作しない通常動作について説明する。
入力端子３ａ、３ｂに入力信号が与えられると差動増幅
部１０によって入力信号の差動増幅電圧が出力される。
この出力電圧をＶ１とするとこの電圧Ｖ１は、Ｐ型ＭＯ
ＳＦＥＴＱ１の動作によって電圧電流変換されて、さら
に、Ｎ型ＭＯＳＦＥＴＱ２、３によって電圧電流変換さ
れた電圧がＮ型ＭＯＳＦＥＴＱ５のゲート端子に出力さ
れる。
【００２３】そして、Ｎ型ＭＯＳＦＥＴＱ５のゲート端
子に印可される電圧が下降すると、Ｎ型ＭＯＳＦＥＴＱ
５のオン抵抗が大きくなり、演算部２２の出力電圧は上
昇する。このように、演算部２２は、反転部２１から出
力される電圧値と反比例関係にある大きさの電圧を生成
する。
子に印可される電圧が下降すると、Ｎ型ＭＯＳＦＥＴＱ
５のオン抵抗が大きくなり、演算部２２の出力電圧は上
昇する。このように、演算部２２は、反転部２１から出
力される電圧値と反比例関係にある大きさの電圧を生成
する。
【００２４】今、電圧Ｖ１が上昇すると、Ｐ型ＭＯＳＦ
ＥＴＱ１を流れる電流が減少し、Ｎ型ＭＯＳＦＥＴＱ
２、Ｑ３のゲート端子電圧が下降する。この結果、演算
部２２の出力電圧が上昇し、Ｐ型ＭＯＳＦＥＴＱ７に流
れる電流（出力端子から流れだす電流）が減少するも
のの、Ｎ型ＭＯＳＦＥＴＱ６に流れる電流（出力端子４
に流れ込む電流）が増加する。
ＥＴＱ１を流れる電流が減少し、Ｎ型ＭＯＳＦＥＴＱ
２、Ｑ３のゲート端子電圧が下降する。この結果、演算
部２２の出力電圧が上昇し、Ｐ型ＭＯＳＦＥＴＱ７に流
れる電流（出力端子から流れだす電流）が減少するも
のの、Ｎ型ＭＯＳＦＥＴＱ６に流れる電流（出力端子４
に流れ込む電流）が増加する。
【００２５】一方、電圧Ｖ１が下降すると、Ｐ型ＭＯＳ
ＦＥＴＱ１を流れる電流は増加し、Ｎ型ＭＯＳＦＥＴＱ
２、Ｑ３のゲート端子電圧が上昇することになる。この
結果、演算部２２の出力電圧が下降し、Ｎ型ＭＯＳＦＥ
ＴＱ６に流れる電流（出力端子４に流れ込む電流）が
減少するものの、Ｐ型ＭＯＳＦＥＴＱ７に流れる電流
（出力端子から流れだす電流）が増加する。
ＦＥＴＱ１を流れる電流は増加し、Ｎ型ＭＯＳＦＥＴＱ
２、Ｑ３のゲート端子電圧が上昇することになる。この
結果、演算部２２の出力電圧が下降し、Ｎ型ＭＯＳＦＥ
ＴＱ６に流れる電流（出力端子４に流れ込む電流）が
減少するものの、Ｐ型ＭＯＳＦＥＴＱ７に流れる電流
（出力端子から流れだす電流）が増加する。
【００２６】このように、駆動部２０全体の動作は、入
力電圧Ｖ１がある電圧値（Ｖｔｈ）になるまではゲイン
が略一定であると共に、入力電圧Ｖ１がある電圧値にな
るとゲインが大きくなるように動作する（図２）ので、
出力部３０には図中で示すような貫通電流やバイアス
電流が流れにくくなり、効率の良いプッシュプル動作が
行われ、消費電力が大きくならずに高いドライブ能力を
有し高効率のプッシュプル増幅回路が実現できる。
力電圧Ｖ１がある電圧値（Ｖｔｈ）になるまではゲイン
が略一定であると共に、入力電圧Ｖ１がある電圧値にな
るとゲインが大きくなるように動作する（図２）ので、
出力部３０には図中で示すような貫通電流やバイアス
電流が流れにくくなり、効率の良いプッシュプル動作が
行われ、消費電力が大きくならずに高いドライブ能力を
有し高効率のプッシュプル増幅回路が実現できる。
【００２７】なお、この回路は、大きな出力電圧振幅を
得られること、電源電圧変動が生じても出力電圧が変化
しないこと、プロセス変動があっても出力部３０のトラ
ンジスタの電流値が変化しないこと、等の利点を有す
る。
得られること、電源電圧変動が生じても出力電圧が変化
しないこと、プロセス変動があっても出力部３０のトラ
ンジスタの電流値が変化しないこと、等の利点を有す
る。
【００２８】さて、過電流防止部４０の動作について説
明する。今、電源ライン１、電源ライン２の電源を夫々
５（Ｖ）、０（Ｖ）、抵抗Ｒ１およびＲ２の抵抗値を等
しくすると、ＶCMの値は２．５（Ｖ）となる。
明する。今、電源ライン１、電源ライン２の電源を夫々
５（Ｖ）、０（Ｖ）、抵抗Ｒ１およびＲ２の抵抗値を等
しくすると、ＶCMの値は２．５（Ｖ）となる。
【００２９】すると、Ｎ型ＭＯＳＦＥＴＱ１２のゲート
電圧は２．５（Ｖ）であり、Ｎ型ＭＯＳＦＥＴＱ１２が
導通するドレイン電圧は「２．５−ＶDSTH（ＶDSTHはト
ランジスタのドレイン・ソース間のしきい値電圧）」で
あるので、電圧Ｖ１が「２．５−ＶDSTH」より小さくな
ればＮ型ＭＯＳＦＥＴＱ１２が導通状態となるので、出
力トランジスタであるＰ型ＭＯＳＦＥＴＱ７の制御電
圧、即ち、差動増幅部１０の出力電圧Ｖ１の電圧が
「２．５−ＶDSTH」より下がらなくなり、その結果、出
力電圧Ｖ１の振幅が制限されて過電流が流れるのが阻止
される。
電圧は２．５（Ｖ）であり、Ｎ型ＭＯＳＦＥＴＱ１２が
導通するドレイン電圧は「２．５−ＶDSTH（ＶDSTHはト
ランジスタのドレイン・ソース間のしきい値電圧）」で
あるので、電圧Ｖ１が「２．５−ＶDSTH」より小さくな
ればＮ型ＭＯＳＦＥＴＱ１２が導通状態となるので、出
力トランジスタであるＰ型ＭＯＳＦＥＴＱ７の制御電
圧、即ち、差動増幅部１０の出力電圧Ｖ１の電圧が
「２．５−ＶDSTH」より下がらなくなり、その結果、出
力電圧Ｖ１の振幅が制限されて過電流が流れるのが阻止
される。
【００３０】また、Ｐ型ＭＯＳＦＥＴＱ１３のゲート電
圧も２．５（Ｖ）であり、Ｐ型ＭＯＳＦＥＴＱ１３が導
通するドレイン電圧は「２．５＋ＶDSTH（ＶDSTHはトラ
ンジスタのドレイン・ソース間のしきい値電圧）」であ
るので、電圧Ｖ２が「２．５＋ＶDSTH」より大きくなれ
ばＰ型ＭＯＳＦＥＴＱ１３が導通状態となるので、出力
トランジスタであるＮ型ＭＯＳＦＥＴＱ６の制御電圧、
即ち、演算部２２の出力電圧Ｖ２の電圧が「２．５＋Ｖ
DSTH」より上がらなくなり、その結果、出力電圧電圧Ｖ
２の振幅が制限されて過電流が流れるのが阻止されるこ
とにもなる。
圧も２．５（Ｖ）であり、Ｐ型ＭＯＳＦＥＴＱ１３が導
通するドレイン電圧は「２．５＋ＶDSTH（ＶDSTHはトラ
ンジスタのドレイン・ソース間のしきい値電圧）」であ
るので、電圧Ｖ２が「２．５＋ＶDSTH」より大きくなれ
ばＰ型ＭＯＳＦＥＴＱ１３が導通状態となるので、出力
トランジスタであるＮ型ＭＯＳＦＥＴＱ６の制御電圧、
即ち、演算部２２の出力電圧Ｖ２の電圧が「２．５＋Ｖ
DSTH」より上がらなくなり、その結果、出力電圧電圧Ｖ
２の振幅が制限されて過電流が流れるのが阻止されるこ
とにもなる。
【００３１】さらに、出力端子４と入力端子３ａとが接
続され全体として負帰還回路を構成している場合等にお
いて、何らかの原因で出力端子４の電圧が接地電圧にな
り短絡されてしまうような時、通常ではＮ型ＭＯＳＦＥ
ＴＱ１２のドレイン電圧が低下してＰ型ＭＯＳＦＥＴＱ
７に過大電流が流れてしまうが、この実施の形態によれ
ば、前述したようなＮ型ＭＯＳＦＥＴＱ１２の導通動作
によって、過電流が流れるのを防止することが可能とな
る。
続され全体として負帰還回路を構成している場合等にお
いて、何らかの原因で出力端子４の電圧が接地電圧にな
り短絡されてしまうような時、通常ではＮ型ＭＯＳＦＥ
ＴＱ１２のドレイン電圧が低下してＰ型ＭＯＳＦＥＴＱ
７に過大電流が流れてしまうが、この実施の形態によれ
ば、前述したようなＮ型ＭＯＳＦＥＴＱ１２の導通動作
によって、過電流が流れるのを防止することが可能とな
る。
【００３２】以上説明してきたように、この発明に係る
プッシュプル増幅回路の実施の形態によれば、このプッ
シュプル増幅回路に過電流が流れるのを防止する機能を
備えるようにすることが可能となる。しかも、過電流が
流れるのを防止するための回路は、トランジスタや抵抗
等を組み合わせた簡易な回路構成で実現可能であるた
め、製造コストを大幅に増加させずに過電流防止部４０
を実現することが可能になる。また、出力段に過電流検
出用の素子を用いないで、出力振幅に影響を与えないよ
うにすることができる。なお、本実施形態では、Ｎ型Ｍ
ＯＳＦＥＴＱ１２とＰ型ＭＯＳＦＥＴＱ１３のゲート電
圧を共通電圧ＶCMとしたが、それぞれに別個の電圧を入
力することにより、振幅を制限する範囲を調整すること
ができる。
プッシュプル増幅回路の実施の形態によれば、このプッ
シュプル増幅回路に過電流が流れるのを防止する機能を
備えるようにすることが可能となる。しかも、過電流が
流れるのを防止するための回路は、トランジスタや抵抗
等を組み合わせた簡易な回路構成で実現可能であるた
め、製造コストを大幅に増加させずに過電流防止部４０
を実現することが可能になる。また、出力段に過電流検
出用の素子を用いないで、出力振幅に影響を与えないよ
うにすることができる。なお、本実施形態では、Ｎ型Ｍ
ＯＳＦＥＴＱ１２とＰ型ＭＯＳＦＥＴＱ１３のゲート電
圧を共通電圧ＶCMとしたが、それぞれに別個の電圧を入
力することにより、振幅を制限する範囲を調整すること
ができる。
【００３３】
【発明の効果】以上説明したように、請求項１に係る発
明によれば、第１、２のトランジスタのしきい値電圧以
上になるとそれぞれのトランジスタが導通状態となるの
で、制御電圧の変化幅が第１または第２のトランジスタ
のしきい値電圧以内に増幅回路の出力振幅変化幅を制限
することが可能になる。
明によれば、第１、２のトランジスタのしきい値電圧以
上になるとそれぞれのトランジスタが導通状態となるの
で、制御電圧の変化幅が第１または第２のトランジスタ
のしきい値電圧以内に増幅回路の出力振幅変化幅を制限
することが可能になる。
【００３４】さらに、請求項２に係る発明によれば、第
１、第２のトランジスタの制御電圧を第１および第２の
電源の電圧の略中間値にすることができ、簡易な回路構
成で制御電圧を供給することが可能になる。
１、第２のトランジスタの制御電圧を第１および第２の
電源の電圧の略中間値にすることができ、簡易な回路構
成で制御電圧を供給することが可能になる。
【００３５】さらに、請求項３に係る発明によれば、過
電流防止回路が増幅回路の出力振幅を制限するので、消
費電流が大きくならないようにしたプッシュプル増幅回
路に過電流防止機能を備えることが可能になる。
電流防止回路が増幅回路の出力振幅を制限するので、消
費電流が大きくならないようにしたプッシュプル増幅回
路に過電流防止機能を備えることが可能になる。
【００３６】また、請求項４によっても、第１、２のト
ランジスタのしきい値電圧以上になるとそれぞれのトラ
ンジスタが導通状態となるので、制御電圧の変化幅が第
１または第２のトランジスタのしきい値電圧以内に増幅
回路の出力振幅変化幅を制限することが可能になる。
ランジスタのしきい値電圧以上になるとそれぞれのトラ
ンジスタが導通状態となるので、制御電圧の変化幅が第
１または第２のトランジスタのしきい値電圧以内に増幅
回路の出力振幅変化幅を制限することが可能になる。
【図１】本発明に係るプッシュプル増幅回路の実施形態
の回路構成図である。
の回路構成図である。
【図２】回路動作の説明図である。
【図３】過電流防止部４０、出力部３０の回路構成図で
ある。
ある。
１ 電源ライン ２ 電源ライン ３ａ 入力端子 ３ｂ 入力端子 ４ 出力端子 ５ 電流源 ６ 電流源 ７ 制御端子 １０ 差動増幅部 ２０ 駆動部 ２１ 反転部 ２２ 演算部 ３０ 出力部 ４０ 過電流防止部 Ｑ１、Ｑ７、Ｑ８、Ｑ９、Ｑ１２ Ｐ型ＭＯＳＦＥＴ Ｑ２、Ｑ３、Ｑ４、Ｑ５、Ｑ６、Ｑ１０、Ｑ１１、Ｑ１
３ Ｎ型ＭＯＳＦＥＴ
３ Ｎ型ＭＯＳＦＥＴ
Claims (4)
- 【請求項１】 与えられる入力信号を相補的に増幅可能
な回路であって、 前記入力信号を増幅する増幅部と、 相補的に動作を行うように出力トランジスタ対を接続し
たプッシュプル回路を含む出力部と、 前記増幅部の出力振幅を制限する過電流防止回路とを備
え前記過電流防止回路は、 一方の出力トランジスタが接続される第１の電源とこの
出力トランジスタを制御する信号線との間に接続され
た、この出力トランジタの導電型と異なる導電型の第１
のトランジスタと、他方の出力トランジスタが接続され
る第２の電源とこの出力トランジスタを制御する信号線
との間に接続された、この出力トランジタの導電型と異
なる導電型の第２のトランジスタとを含み、前記第１、
第２のトランジスタは所定電圧で制御されるように構成
されていることを特徴とするプッシュプル増幅回路。 - 【請求項２】 請求項１において、 前記過電流防止回路は、 自身を構成する前記第１、第２のトランジスタを制御す
るための前記所定電圧が、前記第１の電源の電圧と前記
第２の電源の電圧の略中間電圧となるように構成されて
いることを特徴とするプッシュプル増幅回路。 - 【請求項３】 与えられる入力信号を相補的に増幅可能
な回路であって、 前記入力信号を増幅する増幅回路と、 相補的に動作を行うようにトランジスタ対を接続したプ
ッシュプル回路と、 前記トランジスタ対のうちの一方のトランジスタを駆動
制御し、前記増幅回路の出力が所定電圧値以下の場合に
は略一定のゲインとなると共に、前記増幅回路の出力が
前記所定電圧値以上の場合にはゲインが大となる駆動回
路と、を含み、前記トランジスタ対のうちの他方のトラ
ンジスタを前記増幅回路の出力で駆動制御するように構
成され、さらに、前記増幅回路の出力振幅を制限する過
電流防止回路を備えたことを特徴とするプッシュプル増
幅回路。 - 【請求項４】 請求項３において、 前記過電流防止回路は、 一方のトランジスタが接続される第１の電源とこのトラ
ンジスタを制御する信号線との間に接続された、このト
ランジタの導電型と異なる導電型の第１のトランジスタ
と、他方のトランジスタが接続される第２の電源とこの
トランジスタを制御する信号線との間に接続された、こ
のトランジタの導電型と異なる導電型の第２のトランジ
スタとを含み、前記第１、第２のトランジスタは所定電
圧で制御されるように構成されていることを特徴とする
プッシュプル増幅回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10743498A JP4020221B2 (ja) | 1998-04-17 | 1998-04-17 | プッシュプル増幅回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10743498A JP4020221B2 (ja) | 1998-04-17 | 1998-04-17 | プッシュプル増幅回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11308055A true JPH11308055A (ja) | 1999-11-05 |
| JP4020221B2 JP4020221B2 (ja) | 2007-12-12 |
Family
ID=14459053
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10743498A Expired - Lifetime JP4020221B2 (ja) | 1998-04-17 | 1998-04-17 | プッシュプル増幅回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4020221B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6734720B2 (en) | 2001-08-20 | 2004-05-11 | Denso Corporation | Operational amplifier in which the idle current of its output push-pull transistors is substantially zero |
| JP2008085392A (ja) * | 2006-09-25 | 2008-04-10 | Toshiba Teli Corp | 高周波電力増幅回路 |
| JP2010287945A (ja) * | 2009-06-09 | 2010-12-24 | Fujitsu Semiconductor Ltd | オペアンプ |
| CN111030671A (zh) * | 2019-12-02 | 2020-04-17 | 珠海妙存科技有限公司 | 输出电路模块及防漏电推挽电路 |
-
1998
- 1998-04-17 JP JP10743498A patent/JP4020221B2/ja not_active Expired - Lifetime
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6734720B2 (en) | 2001-08-20 | 2004-05-11 | Denso Corporation | Operational amplifier in which the idle current of its output push-pull transistors is substantially zero |
| JP2008085392A (ja) * | 2006-09-25 | 2008-04-10 | Toshiba Teli Corp | 高周波電力増幅回路 |
| JP2010287945A (ja) * | 2009-06-09 | 2010-12-24 | Fujitsu Semiconductor Ltd | オペアンプ |
| CN111030671A (zh) * | 2019-12-02 | 2020-04-17 | 珠海妙存科技有限公司 | 输出电路模块及防漏电推挽电路 |
| CN111030671B (zh) * | 2019-12-02 | 2023-08-29 | 珠海妙存科技有限公司 | 输出电路模块及防漏电推挽电路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP4020221B2 (ja) | 2007-12-12 |
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