CN106250342A - 一种基于FPGA True LVDS接口的MIPI接口电路及其运行方法 - Google Patents

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Abstract

本发明涉及一种基于FPGA True LVDS接口的MIPI接口电路及其运行方法，包括FPGA芯片、MIPI接口接收设备，通过电阻R1连接True LVDS接口的HS_O_P高速信号和LVCMOS12接口的LP_O_P低速信号，电阻R1阻值范围50Ω～150Ω；通过电阻R2连接True LVDS接口的HS_O_N高速信号和LVCMOS12接口的LP_O_N低速信号，电阻R2阻值范围50Ω～150Ω。本发明通过True LVDS接口、LVCMOS12接口与外围电阻的优化设计，实现了FPGA与MIPI接口接收设备间发送通路的高效数据传输，信号完整性好，传输速率高，功耗小，电阻数量少。

Description

一种基于FPGA True LVDS接口的MIPI接口电路及其运行方法
技术领域
本发明涉及一种MIPI接口电路及其运行方法，尤其涉及一种基于FPGA True LVDS接口的MIPI接口电路及其运行方法，属于MIPI协议的接口与FPGA的结合的技术领域。
背景技术
MIPI接口是MIPI联盟发起的为移动应用处理器制定的开放标准和规范，是目前主流的高速图像传输方式，已在虚拟现实头盔、无人机、智能手机、平板电脑、摄像机、可穿戴设备、人机界面(HMI)等领域得到了广泛应用。
早期实现MIPI接口桥接功能主要依赖ASIC芯片，随着FPGA技术的不断发展和进步，MIPI接口的桥接芯片逐步被FPGA所取代。
表1为MIPI接口输出的置流标准：
表1
参数 描述 最小 典型 最大 单位
VCMTX HS发送共模电压 150 200 250 mV
VOD HS发送差分电压 140 200 270 mV
|△VOD| HS两路差分信号偏差 - - 14 mV
ZOS 单端输出阻抗 40 50 62.5 Ω
|△ZOS| 单端输出阻抗偏差 - - 10 ％
图1为MIPI接口电平技术规范示意图，从图1中可以看到，HS模式时共模电压典型值在200mV，差分摆幅典型值在200mV；LP模式时信号电平幅度1.2V。
MIPI接口的输出有两种工作模式，在高速模式下(HS)，输出以小幅差分的形式出现。在低功耗模式下(LP)，输出变成LVCMOS1.2V标准，以两个单端输出的形式出现。这样的IO设计比较复杂。
FPGA(Field-Programmable Gate Array)，即现场可编程门阵列，它是在PAL、GAL、CPLD等可编程器件的基础上进一步发展的产物。它是作为专用集成电路(ASIC)领域中的一种半定制电路而出现的，既解决了定制电路的不足，又克服了原有可编程器件门电路数有限的缺点。
有人利用FPGA的可编程IO的特点，用FPGA的差分输出及两个LVCMOS1.2V输出，利用片外分压电阻网络，实现了MIPI的输出解决方案。如图2所示。图2为现有技术中MIPI接口电路的电路图。图2中，采用LVDS25E接口，通过LVDS25E接口和LVCMOS12间连接分压电阻网络实现与MIPI接口的端口特性匹配。该方案由于在HS端串入330Ω阻值，造成高速传输时功耗加大，且传输速率受限，时钟速率仅能达到400MHz左右；另一个缺点是每路差分信号需要电阻数量比本发明多两个，五路MIPI差分信号要多出十个电阻，对消费类设备放置空间也造成不小的压力。
LVDS，即LowVoltageDifferentialSignaling，是一种低压差分信号技术接口。它是美国NS公司(美国国家半导体公司)为克服以TTL电平方式传输宽带高码率数据时功耗大、EMI电磁干扰大等缺点而研制的一种数字视频信号传输方式。
LVDS输出接口利用非常低的电压摆幅(约350mV)在两条PCB走线或一对平衡电缆上通过差分进行数据的传输，即低压差分信号传输。采用LVDS输出接口，可以使得信号在差分PCB线或平衡电缆上以几百Mbit/s的速率传输，由于采用低压和低电流驱动方式，因此，实现了低噪声和低功耗。目前，LVDS输出接口在17in及以上液晶显示器中得到了广泛的应用。
如何基于True LVDS接口标准实现一种信号完整性好、传输速率高、功耗小的电路成为亟待解决的技术问题。
发明内容
针对现有FPGA与MIPI接口接收设备间的发送电路的不足，本发明提供了一种基于FPGA True LVDS接口的MIPI接口电路；
MIPI物理层支持HS(High Speed)和LP(Low Power)两种工作模式。HS模式下，采用低压差分信号，差分幅度140～270mV，静态共模电压150mV～250mV，数据速率为80Mbps～1Gbps。LP模式下，采用单端信号，信号幅度1.2V，数据速率小于10Mbps。
True LVDS接口输出静态共模电压约1.2V，差分幅度在400mV左右。为了实现FPGA与MIPI设备间发送通路的接口匹配，本发明结合True LVDS和LVCMOS12接口特性，通过TrueLVDS接口与LVCMOS12接口间串入电阻实现MIPI接口幅度和共模电压的匹配。通过优化电阻阻值可实现多种高速速率下的MIPI数据传输。
本发明还提供了上述电路的运行方法。
本发明的技术方案为：
一种基于FPGA True LVDS接口的MIPI接口电路，包括FPGA芯片、MIPI接口接收设备，MIPI_O_P差分正极性信号接收信号传送到所述FPGA芯片中的I/O时分为HS_O_P高速信号和LP_O_P低速信号；MIPI_O_N差分正极性信号接收信号传送到所述FPGA芯片中的I/O时分为HS_O_N高速信号和LP_O_N低速信号；
通过电阻R1连接True LVDS接口的HS_O_P高速信号和LVCMOS12接口的LP_O_P低速信号，电阻R1阻值范围50Ω～150Ω；阻值可根据实际PCB线的阻抗来匹配。
通过电阻R2连接True LVDS接口的HS_O_N高速信号和LVCMOS12接口的LP_O_N低速信号，电阻R2阻值范围50Ω～150Ω。阻值可根据实际PCB线的阻抗来匹配。
HS模式启用时，True LVDS驱动信号线，此时LVCMOS12接口输出为0；LP模式启用时，LVCMOS12驱动信号线，此时True LVDS为高阻状态。
电阻R1、电阻R2同时起到终端电阻作用，保持信号完整性，电阻R1、电阻R2位置尽可能靠近MIPI接口接收设备的输入管脚；
进一步优选的，电阻R1阻值范围90Ω～110Ω，电阻R2阻值范围90Ω～110Ω。以实现MIPI接口电路的高速、稳定传输。差分信号线需等长处理。
特别优选的，传输时钟速率500MHz，电阻R1阻值为100Ω，电阻R2阻值为100Ω。
上述基于FPGA True LVDS接口的MIPI接口电路的运行方法，具体步骤包括：
LP_O_P低速信号经过电阻R1后与HS_O_P高速信号并为MIPI_O_P信号，连接到MIPI接口接收设备，LP_O_N低速信号经过电阻R2后与HS_O_N高速信号并为MIPI_O_N信号，连接到MIPI接口接收设备。
本发明的有益效果为：
本发明采用FPGA解决方案，充分发挥其丰富的I/O电平资源和I/O接口性能，通过True LVDS接口、LVCMOS12接口与外围电阻的优化设计，实现了FPGA与MIPI接口接收设备间发送通路的高效数据传输，具有信号完整性好、传输速率高、功耗小、电阻数量少等特点，传输时钟速率可达到900MHz，比现有方案提高1倍多；由于HS通路上没有电阻，所以相比现有方案功耗大大降低；电阻网络采用两个电阻，相比现有方案的四个电阻，减少了一半。同时具有通用性和可移植性。
附图说明
图1为MIPI接口电平技术规范示意图。
图2为现有技术中MIPI接口电路的电路图。
图3为本发明基于FPGA True LVDS接口的MIPI接口电路的电路图。
具体实施方式
下面结合说明书附图和实施例对本发明作进一步限定，但不限于此。
实施例1
一种基于FPGA True LVDS接口的MIPI接口电路，如图3所示，包括FPGA芯片、MIPI接口接收设备，MIPI_O_P差分正极性信号接收信号传送到所述FPGA芯片中的I/O时分为HS_O_P高速信号和LP_O_P低速信号；MIPI_O_N差分正极性信号接收信号传送到所述FPGA芯片中的I/O时分为HS_O_N高速信号和LP_O_N低速信号；
通过电阻R1连接True LVDS接口的HS_O_P高速信号和LVCMOS12接口的LP_O_P低速信号，电阻R1阻值范围50Ω～150Ω；阻值可根据实际PCB线的阻抗来匹配。
通过电阻R2连接True LVDS接口的HS_O_N高速信号和LVCMOS12接口的LP_O_N低速信号，电阻R2阻值范围50Ω～150Ω。阻值可根据实际PCB线的阻抗来匹配。
电阻R1、电阻R2同时起到终端电阻作用，保持信号完整性，电阻R1、电阻R2位置尽可能靠近MIPI接口接收设备的输入管脚；
实施例2
根据实施例1所述的一种基于FPGA True LVDS接口的MIPI接口电路，其区别在于，电阻R1阻值范围90Ω～110Ω，电阻R2阻值范围90Ω～110Ω。以实现MIPI接口电路的高速、稳定传输。差分信号线需等长处理。
实施例3
根据实施例1所述的一种基于FPGA True LVDS接口的MIPI接口电路，其区别在于，传输时钟速率500MHz，电阻R1阻值为100Ω，电阻R2阻值为100Ω。
实施例4
实施例1-3任一所述的一种基于FPGA True LVDS接口的MIPI接口电路的运行方法，具体步骤包括：LP_O_P低速信号经过电阻R1后与HS_O_P高速信号并为MIPI_O_P信号，连接到MIPI接口接收设备，LP_O_N低速信号经过电阻R2后与HS_O_N高速信号并为MIPI_O_N信号，连接到MIPI接口接收设备。保持信号完整性。

Claims (4)

1.一种基于FPGA True LVDS接口的MIPI接口电路，其特征在于，包括FPGA芯片、MIPI接口接收设备，MIPI_O_P差分正极性信号接收信号传送到所述FPGA芯片中的I/O时分为HS_O_P高速信号和LP_O_P低速信号；MIPI_O_N差分正极性信号接收信号传送到所述FPGA芯片中的I/O时分为HS_O_N高速信号和LP_O_N低速信号；
通过电阻R1连接True LVDS接口的HS_O_P高速信号和LVCMOS12接口的LP_O_P低速信号，电阻R1阻值范围50Ω～150Ω；
通过电阻R2连接True LVDS接口的HS_O_N高速信号和LVCMOS12接口的LP_O_N低速信号，电阻R2阻值范围50Ω～150Ω。
2.根据权利要求1所述的一种基于FPGA True LVDS接口的MIPI接口电路，其特征在于，电阻R1阻值范围90Ω～110Ω，电阻R2阻值范围90Ω～110Ω。
3.根据权利要求1所述的一种基于FPGA True LVDS接口的MIPI接口电路，其特征在于，传输时钟速率为500MHz，电阻R1阻值为100Ω，电阻R2阻值为100Ω。
4.权利要求1-3任一所述的基于FPGA True LVDS接口的MIPI接口电路的运行方法，其特征在于，具体步骤包括：
LP_O_P低速信号经过电阻R1后与HS_O_P高速信号并为MIPI_O_P信号，连接到MIPI接口接收设备，LP_O_N低速信号经过电阻R2后与HS_O_N高速信号并为MIPI_O_N信号，连接到MIPI接口接收设备。
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