CN107341118B - 一种兼容mipi信号输出的通用接口电路 - Google Patents

一种兼容mipi信号输出的通用接口电路 Download PDF

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Abstract

本发明适用于接口电路技术领域，提供一种兼容MIPI信号输出的通用接口电路，包括第一COMS信号输出模块、LVDS信号输出模块以及第二COMS信号输出模块，LVDS信号输出模块的MIPI信号使能输入端输入MIPI电平有效信号且第一COMS信号输出模块和第二COMS信号输出模块的输出使能输入端均输入电平无效信号时，第一下拉模块和第二下拉模块根据所述MIPI电平有效信号处于工作状态，LVDS信号输出模块向第一下拉模块或者第二下拉模块输出电流信号，以使第一信号输出端或者第二信号输出端的电压为预设电压值，通过LVDS信号输出模块实现了MIPI接口高速传输模式HS Mode的输出，解决现有技术中存在现有的通用接口电路无法兼容MIPI输出接口的问题。

Description

一种兼容MIPI信号输出的通用接口电路
技术领域
本发明属于接口电路技术领域，特别涉及一种兼容MIPI信号输出的通用接口电路。
背景技术
在集成电路设计领域中，接口IO(Input/Output Interface)电路是一种用来实现芯片间相互通信的电路模块。
当两个或者多个芯片在进行相互通信时，芯片通常会使用通用接口GPIO(GeneralPurpose Input/Output Interface)电路与其他芯片或电路进行通信。通用输入输出接口电路的特征为兼容多种电压和多种传输逻辑，通用输入输出接口电路通常需要兼容1.2V/1.5V/1.8V/2.5V/3.3V等电压，并兼容CMOS信号和LVDS等信号的传输。
其中，CMOS信号接口包括单端接口和差分接口，其中单端接口通过一根连线连接两个接口进行信号传输，其特征为所传输信号通过信号电压的高低来作为数据0或数据1。如图1所示，当芯片1与芯片2进行通信，接口101通过其端口A连接至接口201的端口B，当端口A向端口B传输数据1时，A端将一个高电压传输至B端；当端口A向端口B传输数据0时，A端将一个低电压传输至B端。差分接口使用两根连线连接两对接口进行信号传输，其特征为通过两个端口之间的差值来表征传输数据0或数据1，如图2所示，当芯片1与芯片2进行通信，接口102通过其差分端口A+和A-连接至接口202的差分端口B+和B-，当接口102向接口202传输数据1时，A+端将一个高电压传输至B+端，A-端将一个低电压传输至B-端；当接口102向接口202传输数据0时，A+端将一个低电压传输至B+端，A-端将一个高电压传输至B-端。差分接口比起单端接口可以实现更好的传输性能和更快的传输速度。
其中，低电压差分接口LVDS(Low Voltage Differential Signal)是一种高速差分接口，其特征为接口所传输的为电流信号，该种接口常用来传输视频信号等高速数据信号。
移动产业处理器接口MIPI(Mobile Industry Processor Interface)是一种由MIPI联盟发起的一种低压低功耗接口，是为移动应用处理器制定的开放标准和规范，作为在移动设备中主流的高速图像传输接口，已在智能手机、平板电脑、可穿戴设备和虚拟现实设备等领域得到了广泛应用。
MIPI接口也是一种差分接口，使用两个端口传输的电压差表征传输数据0或者数据1。MIPI接口分为高速传输模式HS Mode和低功耗传输模式LP Mode，其中高速传输模式HSMode可以实现500MHz以上的传输速度，传输信号电平定义如表1所示，其基本特征为所传输高电平电压为300mV～400mV；传输低电平电压为0V～100mV；高低电平平均值标准情况下为200mV，平均值浮动区间可为150mV～250mV；高低电平差值标准情况下为200mV，差值浮动区间为140mV～270mV。
表1:MIPI HS模式定义
MIPI接口的低功耗传输模式LP Mode传输信号电平定义如表2所示，该定义即为差分LCMOS12输出接口(接口输出为差分输出，采用1.2V电压，CMOS电平输出)。
表2:MIPI LP模式定义
如图3所示，为MIPI接口高速传输模式HS Mode和低功耗传输模式LP Mode的信号示意图，图中高速传输模式传输信号幅度为100mV～300mV；低功耗传输模式传输信号幅度为0V～1.2V。
随着移动电子设备的迅速发展，MIPI接口作为一种用于移动设备的新型高速接口，应用越来越多，尤其是MIPI输出接口，广泛用于图像采集和显示、电子设备屏幕显示控制等。
现有的MIPI输出接口分为两种，一种为单独的MIPI输出接口电路，如图4所示，这样方案需要在芯片中设计一对单独的MIPI接口电路用于MIPI信号的传输，这对接口也将只能用于MIPI信号发送。另一种为FPGA使用差分输出LVDS25E(伪LVDS)及一对LVCMOS12差分输出以及片外电阻网络，如图5所示，模拟MIPI信号传输的解决方案，这种方案需要使用两对接口电路(一对LVDS25E输出接口，一对差分LVCMOS12输出接口)才能实现对MIPI输出的兼容，但是该种方案中，由于LVDS25E(伪LVDS)输出速度较低，会影响该种方案模拟MIPI接口高速传输模式HS Mode的输出速度。
综上所述，现有技术中存在现有的通用接口电路无法兼容MIPI输出接口的问题。
发明内容
本发明的目的在于提供一种兼容MIPI信号输出的通用接口电路，以解决现有技术中存在现有的通用接口电路无法兼容MIPI输出接口的问题。
本发明提供一种兼容MIPI信号输出的通用接口电路，所述通用接口电路包括第一COMS信号输出模块、LVDS信号输出模块以及第二COMS信号输出模块，所述第一COMS信号输出模块和所述第二COMS信号输出模块上分别设有输出使能输入端和数据输入端，所述LVDS信号输出模块上设有LVDS输出使能输入端和数据输入端，所述第一COMS信号输出模块的数据输入端连接所述LVDS信号输出模块的数据输入端，所述第一COMS信号输出模块的信号输出端连接所述LVDS信号输出模块的第一信号输出端，所述第二COMS信号输出模块的信号输出端连接所述LVDS信号输出模块的第二信号输出端；
所述通用接口电路还包括第一下拉模块和第二下拉模块，所述LVDS信号输出模块设有MIPI输出使能输入端，所述MIPI输出使能输入端分别连接所述第一下拉模块的控制端和所述第二下拉模块的控制端，所述第一下拉模块的信号输入端连接所述LVDS信号输出模块的第一信号输出端，所述第一下拉模块的信号输出端接地，所述第二下拉模块的信号输入端连接所述LVDS信号输出模块的第二信号输出端，所述第二下拉模块的信号输出端接地；
所述LVDS信号输出模块的MIPI信号使能输入端输入MIPI电平有效信号且所述第一COMS信号输出模块和所述第二COMS信号输出模块的输出使能输入端均输入电平无效信号时，所述第一下拉模块和所述第二下拉模块根据所述MIPI电平有效信号处于工作状态，所述LVDS信号输出模块根据其数据输入端输入的逻辑控制信号向所述第一下拉模块或者所述第二下拉模块输出电流信号，以使所述第一信号输出端和第二信号输出端的电压为预设电压值。
本发明实施例提供一种兼容MIPI信号输出的通用接口电路，在LVDS信号输出模块上设置MIPI信号使能输入端，同时在第一信号输出端和第二信号输出端分别连接第一下拉模块和第二下拉模块，当MIPI信号使能输入端输入MIPI电平有效信号且第一COMS信号输出模块和第二COMS信号输出模块的输出使能输入端均输入电平无效信号时，第一下拉模块和第二下拉模块根据所述MIPI电平有效信号处于工作状态，LVDS信号输出模块根据其数据输入端输入的逻辑控制信号向第一下拉模块或者第二下拉模块输出电流信号，以使第一信号输出端或者第二信号输出端的电压为预设电压值，通过LVDS信号输出模块实现了MIPI接口高速传输模式HS Mode的输出，解决现有技术中存在现有的通用接口电路无法兼容MIPI输出接口的问题。
附图说明
为了更清楚地说明本发明实施例中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。
图1是现有技术中提供的COMS信号接口中单端接口的电路示意图；
图2是现有技术中提供的COMS信号接口中差分接口的电路示意图；
图3是现有技术中提供的MIPI接口高速传输模式HS Mode和低功耗传输模式LPMode的信号示意图；
图4是现有技术中提供的MIPI输出接口的电路示意图；
图5是现有技术中提供的FPGA使用LVDS25E和差分LVCMOS12接口模拟MIPI输出接口的电路示意图；
图6是本发明实施例提供的一种兼容MIPI信号输出的通用接口电路的结构示意图；
图7是本发明实施例提供的一种通用接口电路的结构示意图；
图8是本发明实施例提供的一种兼容MIPI信号输出的通用接口电路中的LVDS信号输出模块的结构示意图；
图9是本发明实施例提供的一种兼容MIPI信号输出的通用接口电路中的第一下拉模块的电路结构图；
图10是本发明实施例提供的一种兼容MIPI信号输出的通用接口电路中的第二下拉模块的电路结构图。
具体实施方式
为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。
为了说明本发明所述的技术方案，下面通过具体实施例来进行说明。
本发明实施例一种兼容MIPI信号输出的通用接口电路，请参阅图6，通用接口电路包括第一COMS信号输出模块10、LVDS信号输出模块30以及第二COMS信号输出模块20，第一COMS信号输出模块10和第二COMS信号输出模块20上分别设有输出使能输入端和数据输入端，LVDS信号输出模块30上设有LVDS输出使能输入端和数据输入端，第一COMS信号输出模块10的数据输入端连接LVDS信号输出模块30的数据输入端，第一COMS信号输出模块10的信号输出端连接LVDS信号输出模块30的第一信号输出端，第二COMS信号输出模块20的信号输出端连接LVDS信号输出模块30的第二信号输出端。
该通用接口电路还包括第一下拉模块40和第二下拉模块50，LVDS信号输出模块30设有MIPI输出使能输入端，MIPI输出使能输入端分别连接第一下拉模块40的控制端和第二下拉模块50的控制端，第一下拉模块40的信号输入端连接LVDS信号输出模块30的第一信号输出端，第一下拉模块40的信号输出端接地，第二下拉模块50的信号输入端连接LVDS信号输出模块30的第二信号输出端，第二下拉模块50的信号输出端接地。
LVDS信号输出模块30的MIPI信号使能输入端输入MIPI电平有效信号且第一COMS信号输出模块10和第二COMS信号输出模块20的输出使能输入端均输入电平无效信号时，第一下拉模块40和第二下拉模块50根据MIPI电平有效信号处于工作状态，LVDS信号输出模块30根据其数据输入端输入的逻辑控制信号向第一下拉模块40或者第二下拉模块50输出电流信号，以使第一信号输出端和第二信号输出端的电压为预设电压值。
为了对本发明进行详细的描述，先阐述通用接口电路GPIO的输出电路结构，如图7所示，第一COMS信号输出模块10和第二COMS信号输出模块20用于输出CMOS信号，兼容1.2V/1.5V/1.8V/2.5V/3.3V等输出电压，以输出高电平表示逻辑1，输出低电平表征逻辑0，第一COMS信号输出模块10的输出使能输入端为OE+，数据输入端为D+，第二COMS信号输出模块20的输出使能输入端为OE-，数据输入端为D-，LVDS信号输出模块30的LVDS输出使能输入端为LVDS_OE，第一COMS信号输出模块10的输出使能输入端OE+端输入高低电平信号控制第一COMS信号输出模块10输出使能，第二COMS信号输出模块20的输出使能输入端为OE-端输入高低电平控制第二COMS信号输出模块20输出使能，例如：当OE+端和OE-端为高电平、LVDS_OE端为低电平时，第一COMS信号输出模块10和第二COMS信号输出模块20可以进行数据输出，第一COMS信号输出模块10的输出端A+输出其数据输入端D+的值，第二COMS信号输出模块20的输出端A-输出其数据输入端D-的值，此时，LVDS信号输出模块30输出为高阻态，不会影响第一COMS信号输出模块10和第二COMS信号输出模块20在信号输出端A+和A-端输出信号；当OE+端和OE-端为低电平时，第一COMS信号输出模块10和第二COMS信号输出模块20输出高阻态。当第一COMS信号输出模块10和第二COMS信号输出模块20用于差分CMOS逻辑输出时，此时OE+端和OE-端同时为高电平，使能第一COMS信号输出模块10和第二COMS信号输出模块20进行信号输出，数据输入端D+端和D-端输入为反相数据，信号输出端A+端和A-端即相应输出反相数据，实现差分信号的输出。
对于LVDS信号输出模块30，LVDS(Low Voltage Differential Signal，低电压差分信号)接口电路是一种高速差分接口，其特征为接口所传输的为电流信号，该种接口常用来传输视频信号等高速数据信号。具体的，如图8所示，接口103为LVDS接口电路的发送端，其输出端为差分端口A+和A-；接口203为LVDS接口的接收端，其输入端口为B+和B-。由于LVDS发送接口为电流输出型接口电路，输出源电流为I1，尾电流为I2，源电流I1和尾电流I2为恒定电流且电流值相等为IL；为了接收发送端发送出的电流，在接收端203的输入端口B+和B-之间连接电阻R1，其阻值为RL。当接口103向接口203输出LVDS逻辑1时，开关SW11和SW12闭合，开关SW21和SW22断开，A+端输出电流值为IL的源电流到B+端，电流流过电阻R1到B-端流回到A-端，通过尾电流I2到地端，这样在B+端和B-端之间形成电压值为IL×RL的正压差用于接收LVDS逻辑1；当接口103向接口203输出LVDS逻辑0时，开关SW21和SW22闭合，开关SW11和SW12断开，A-端输出电流值为IL的源电流到B-端，电流流过电阻R1从B+端流回到A+端，通过尾电流I2到地端，这样在B+端和B-端之间形成电压值为-IL×RL的负压差用于接收LVDS逻辑0。
LVDS信号输出模块30在接收到逻辑为1的逻辑控制信号时，A+端流出一个恒定电流IL，而A-端流入该恒定电流IL；当输出逻辑0的逻辑控制信号时，A-端流出一个恒定电流IL，而A+端流入该恒定电流IL，通过LVDS_OE端输入的高低电平控制LVDS信号输出模块30输出使能。例如：当LVDS_OE端为高电平、OE+端和OE-端为低电平时，LVDS信号输出模块30输出LVDS信号，当D+端的逻辑控制信号为1时，A+端流出一个恒定电流IL，A-端流入该恒定电流IL；当D+端的逻辑控制信号为0时，A-端流出一个恒定电流IL，A+端流入该恒定电流IL，此时，第一COMS信号输出模块10和第二COMS信号输出模块20输出高阻态，不会影响LVDS信号输出模块30在A+端和A-端输出的LVDS信号，当LVDS_OE为低电平时，LVDS信号输出模块30输出高阻态。
需要说明的是，在该GPIO电路中，第一COMS信号输出模块10和第二COMS信号输出模块20可以分别输出COMS信号或者同时输出COMS信号，此时，LVDS信号输出模块30为高阻状态；当LVDS信号输出模块30输出LVDS信号时，第一COMS信号输出模块10和第二COMS信号输出模块20同时为高阻态。
本发明实施例将MIPI输出接口功能集成在现有的带有LVDS输出的通用接口电路GPIO中，在LVDS信号输出模块30增加MIPI输出使能输入端MIPI_HS_OE，其中，LVDS信号输出模块30上设有LVDS_OE端口，在LVDS信号输出模块30的第一信号输出端和第二信号输出端分别连接第一下拉模块40和第二下拉模块50，第一下拉模块40和第二下拉模块50与地连接，增加的MIPI_HS_OE端与LVDS_OE端口的不同点在于其还同时连接第一下拉模块40和第二下拉模块50。当LVDS_OE端输入使能信号时，仅仅会打开LVDS信号输出模块30进行LVDS输出，此时，第一下拉模块40和第二下拉模块50不会打开；当MIPI_HS_OE端输入使能信号时，LVDS信号输出模块30、第一下拉模块40和第二下拉模块50会同时打开，即为MIPI HS mode输出，因此MIPI_HS_OE使能相当于LVDS_OE使能的同时打开了第一下拉模块40和第二下拉模块50的开关。
对于第一信号输出端的输出电压为预设电压值时，具体的，LVDS信号输出模块30的MIPI信号使能输入端输入MIPI电平有效信号且第一COMS信号输出模块10和第二COMS信号输出模块20的输出使能输入端均输入电平无效信号时，第一下拉模块40和第二下拉模块50根据MIPI电平有效信号处于工作状态，LVDS信号输出模块30根据其数据输入端输入逻辑为1的逻辑控制信号时，LVDS信号输出模块30向第一下拉模块40输出电流信号，第一下拉模块40根据电流信号使第一信号输出端的电压为第一预设电压值，第二信号输出端与地连接。
对于第二信号输出端的输出电压为预设电压值时，具体的，LVDS信号输出模块30的MIPI信号使能输入端输入MIPI电平有效信号且第一COMS信号输出模块10和第二COMS信号输出模块20的输出使能输入端均输入电平无效信号时，第一下拉模块40和第二下拉模块50根据MIPI电平有效信号处于工作状态，LVDS信号输出模块30根据其数据输入端输入逻辑为0的逻辑控制信号时，LVDS信号输出模块30向第二下拉模块50输出电流信号，第二下拉模块50根据电流信号使第二信号输出端的电压为第二预设电压值，第一信号输出端与地连接。
本发明实施例不仅可以通过第一信号输出端和第二信号输出端实现输出MIPI接口告诉传输模式HS MODE的输出，还可以通过第一信号输出端和第二信号输出端实现COMS信号的输出
具体的，LVDS信号输出模块30的MIPI信号使能输入端输入MIPI电平无效信号、LVDS信号输出模块30的LVDS输出使能输入端输入电平无效信号且第一COMS信号输出模块10和第二COMS信号输出模块20的输出使能输入端均输入电平有效信号时，第一COMS信号输出模块10和第二COMS信号输出模块20输出COMS信号。
由于此时MIPI信号使能输入端输入MIPI电平无效信号，LVDS信号输出模块30处于高阻态状态，第一下拉模块40和第二下拉模块50处于关断状态，通过设置第一COMS信号输出模块10和第二COMS信号输出模块20数据输入信号，可以实现第一COMS信号输出模块10和第二COMS信号输出模块20输出COMS信号。
进一步的，LVDS信号输出模块30的MIPI信号使能输入端输入MIPI电平无效信号、LVDS信号输出模块30的LVDS输出使能输入端输入电平有效信号且第一COMS信号输出模块10和第二COMS信号输出模块20的输出使能输入端均输入电平无效信号时，LVDS信号输出模块30输出LVDS信号。
对于LVDS信号输出模块30，具体的，如图8所示，LVDS信号输出模块30包括第一可控开关SW21、第二可控开关SW11、第三可控开关SW12以及第四可控开关SW22，第一可控开关SW21的输入端与第二可控开关SW11的输入端共接并构成LVDS信号输出模块30的MIPI信号使能输入端，第一可控开关SW21的输出端与第三可控开关SW12的输入端共接并构成LVDS信号输出模块30的第二信号输出端，第二可控开关SW11的输出端与第四可控开关SW22的输入端共接并构成LVDS信号输出模块30的第一信号输出端，第三可控开关SW12的输出端与第四可控开关SW22的输入端共接于地，第一可控开关SW21、第二可控开关SW11、第三可控开关SW12以及第四可控开关SW22根据逻辑控制信号处于导通或者关断状态。
其中，MIPI输出使能输入端与LVDS输出使能输入端均连接VDD，逻辑控制信号连接第一可控开关SW21、第二可控开关SW11、第三可控开关SW12以及第四可控开关SW22的控制端。
当LVDS信号输出模块30的数据输入端输入逻辑为1的逻辑控制信号时，第二可控开关SW11和第三可控开关SW12处于导通状态，第一可控开关SW21和第四可控开关SW22处于关断状态。
当LVDS信号输出模块30的数据输入端输入逻辑为0的逻辑控制信号时，第二可控开关SW11和第三可控开关SW12处于关断状态，第一可控开关SW21和第四可控开关SW22处于导通状态。
对于第一下拉模块40，具体的，如图9所示，第一下拉模块40包括第五可控开关SW101和第一下拉电阻R2，第五可控开关SW101的输入端为第一下拉模块40的信号输入端，第五可控开关SW101的控制端为第一下拉模块40的控制端，第五可控开关SW101的输出端连接第一下拉电阻R2的第一端，第一下拉电阻R2的第二端接地。
对于第二下拉模块50，具体的，如图10所示，第二下拉模块50包括第六可控开关SW102和第二下拉电阻R3，第六可控开关SW102的输入端为第二下拉模块50的信号输入端，第六可控开关SW102的控制端为第二下拉模块50的控制端，第六可控开关SW102的输出端连接第二下拉电阻R3的第一端，第二下拉电阻R3的第二端接地。
如图9和图10所示，MIPI_HS_OE信号同时控制第五可控开关SW101和的第六可控开关SW102通断，当MIPI_HS_OE信号为高电平时，第一下拉模块40和第二下拉模块50中的第五可控开关SW101和第六可控开关SW102闭合导通，第五可控开关SW101和第六可控开关SW102连接电阻R2和电阻R3，其阻值均为RL2；当MIPI_HS_OE信号为低电平时，第一下拉模块40和第二下拉模块50中的第五可控开关SW101和第六可控开关SW102断开，处于断路状态。
如图6所示，将MIPI输出接口功能集成在现有的带有LVDS输出的通用接口电路GPIO的示意图中，当MIPI_HS_OE端信号为高电平、OE+端信号和OE-端信号为低电平时，第一COMS信号输出模块10和第二COMS信号输出模块20输出为高阻态，LVDS信号输出模块30输出LVDS信号同时第一下拉模块40和第二下拉模块50导通。当D+端信号输入逻辑为1的逻辑控制信号时，A+端流出恒定电流IL经第一下拉模块40内的第一下拉电阻R2到地，A+端电压为IL×RL2；A-端流入恒定电流IL经第二下拉模块50内的第二下拉电阻R3到地，因此A-端电压会被拉到地即0V，由此，当输出逻辑为1时，A+端电压为IL×RL2，而A-端电压为0。当D+端信号输入逻辑为0的逻辑控制信号时，A-端流出恒定电流IL流第二下拉模块50内的第二下拉电阻R3到地，因此A-点电压为IL×RL2；A+端流入恒定电流IL流经第一下拉模块40内的第一下拉电阻R2到地，因此A+点电压会被拉到地即0V，由此，当输出逻辑0时，A-端电压为IL×RL2，而A+端电压为0。
通过设置IL电流值和RL2电阻值，使得IL×RL2的电压值为符合MIPI接口高速传输模式HS Mode要求的逻辑高电压值(通常情况下该电压值为300mV～400mV)，即可在MIPI_HS_OE端信号为高电平、OE+端信号和OE-端信号为低电平时，输出端A+端和A-端可以输出MIPI接口高速传输模式HS Mode要求的信号电平。
当MIPI_HS_OE端信号为低电平、OE+端信号和OE-端信号为高电平时，LVDS信号输出模块30输出高阻态，第一COMS信号输出模块10和第二COMS信号输出模块20输出CMOS信号，设置第一COMS信号输出模块10和第二COMS信号输出模块20的之间的电压为1.2V，向第一COMS信号输出模块10输入D+信号和20模块输入D-反向信号，即10和20模块输出LVCMOS12差分信号，该信号符合MIPI接口低功耗传输模式LP Mode的要求。
经以上分析，图6所示的将MIPI输出接口功能集成在现有的带有LVDS输出的通用接口电路GPIO中，通过将输入控制信号使MIPI_HS_OE端置高、OE+端和OE-端置低，该电路可以实现MIPI接口高速传输模式HS Mode的输出；将MIPI_HS_OE端置低、OE+端和OE-端置高，该电路可以实现MIPI接口低功耗传输模式LP Mode的输出，由此，可以在图6所示的通用接口电路GPIO中实现了对MIPI接口信号输出的支持。而当MIPI_HS_OE端为低时，通用接口电路GPIO仍可以实现CMOS信号和LVDS信号的输出。
以上内容是结合具体的优选实施方式对本发明所作的进一步详细说明，不能认定本发明的具体实施只局限于这些说明。对于本发明所属技术领域的普通技术人员来说，在不脱离本发明构思的前提下做出若干等同替代或明显变型，而且性能或用途相同，都应当视为属于本发明由所提交的权利要求书确定的专利保护范围。

Claims (10)

1.一种兼容MIPI信号输出的通用接口电路，所述通用接口电路包括第一COMS信号输出模块、LVDS信号输出模块以及第二COMS信号输出模块，所述第一COMS信号输出模块和所述第二COMS信号输出模块上分别设有输出使能输入端和数据输入端，所述LVDS信号输出模块上设有LVDS输出使能输入端和数据输入端，所述第一COMS信号输出模块的数据输入端连接所述LVDS信号输出模块的数据输入端，所述第一COMS信号输出模块的信号输出端连接所述LVDS信号输出模块的第一信号输出端，所述第二COMS信号输出模块的信号输出端连接所述LVDS信号输出模块的第二信号输出端，其特征在于：
所述通用接口电路还包括第一下拉模块和第二下拉模块，所述LVDS信号输出模块设有MIPI输出使能输入端，所述MIPI输出使能输入端分别连接所述第一下拉模块的控制端和所述第二下拉模块的控制端，所述第一下拉模块的信号输入端连接所述LVDS信号输出模块的第一信号输出端，所述第一下拉模块的信号输出端接地，所述第二下拉模块的信号输入端连接所述LVDS信号输出模块的第二信号输出端，所述第二下拉模块的信号输出端接地；
所述LVDS信号输出模块的MIPI信号使能输入端输入MIPI电平有效信号且所述第一COMS信号输出模块和所述第二COMS信号输出模块的输出使能输入端均输入电平无效信号时，所述第一下拉模块和所述第二下拉模块根据所述MIPI电平有效信号处于工作状态，所述LVDS信号输出模块根据其数据输入端输入的逻辑控制信号向所述第一下拉模块或者所述第二下拉模块输出电流信号，以使所述第一信号输出端和所述第二信号输出端的电压为预设电压值。
2.如权利要求1所述的通用接口电路，其特征在于，所述LVDS信号输出模块的MIPI信号使能输入端输入MIPI电平有效信号且所述第一COMS信号输出模块和所述第二COMS信号输出模块的输出使能输入端均输入电平无效信号时，所述第一下拉模块和所述第二下拉模块根据所述MIPI电平有效信号处于工作状态，所述LVDS信号输出模块根据其数据输入端输入逻辑为1的逻辑控制信号时，所述LVDS信号输出模块向所述第一下拉模块输出电流信号，所述第一下拉模块根据所述电流信号使第一信号输出端的电压为第一预设电压值，所述第二信号输出端与地连接。
3.如权利要求1所述的通用接口电路，其特征在于，所述LVDS信号输出模块的MIPI信号使能输入端输入MIPI电平有效信号且所述第一COMS信号输出模块和所述第二COMS信号输出模块的输出使能输入端均输入电平无效信号时，所述第一下拉模块和所述第二下拉模块根据所述MIPI电平有效信号处于工作状态，所述LVDS信号输出模块根据其数据输入端输入逻辑为0的逻辑控制信号时，所述LVDS信号输出模块向所述第二下拉模块输出电流信号，所述第二下拉模块根据所述电流信号使第二信号输出端的电压为第二预设电压值，所述第一信号输出端与地连接。
4.如权利要求1所述的通用接口电路，其特征在于，所述LVDS信号输出模块的MIPI信号使能输入端输入MIPI电平无效信号、所述LVDS信号输出模块的LVDS输出使能输入端输入电平无效信号且所述第一COMS信号输出模块和所述第二COMS信号输出模块的输出使能输入端均输入电平有效信号时，所述第一COMS信号输出模块和所述第二COMS信号输出模块输出COMS信号。
5.如权利要求1所述的通用接口电路，其特征在于，所述LVDS信号输出模块的MIPI信号使能输入端输入MIPI电平无效信号、所述LVDS信号输出模块的LVDS输出使能输入端输入电平有效信号且所述第一COMS信号输出模块和所述第二COMS信号输出模块的输出使能输入端均输入电平无效信号时，所述LVDS信号输出模块输出LVDS信号。
6.如权利要求1至5任意一项所述的通用接口电路，其特征在于，所述LVDS信号输出模块包括第一可控开关、第二可控开关、第三可控开关以及第四可控开关，所述第一可控开关的输入端与所述第二可控开关的输入端共接并构成所述LVDS信号输出模块的MIPI信号使能输入端，所述第一可控开关的输出端与所述第三可控开关的输入端共接并构成所述LVDS信号输出模块的第二信号输出端，所述第二可控开关的输出端与所述第四可控开关的输入端共接并构成所述LVDS信号输出模块的第一信号输出端，所述第三可控开关的输出端与所述第四可控开关的输入端共接于地，所述第一可控开关、所述第二可控开关、所述第三可控开关以及所述第四可控开关根据所述逻辑控制信号处于导通或者关断状态。
7.如权利要求6所述的通用接口电路，其特征在于，所述LVDS信号输出模块的数据输入端输入逻辑为1的逻辑控制信号时，所述第二可控开关和所述第三可控开关处于导通状态，所述第一可控开关和所述第四可控开关处于关断状态。
8.如权利要求6所述的通用接口电路，其特征在于，所述LVDS信号输出模块的数据输入端输入逻辑为0的逻辑控制信号时，所述第二可控开关和所述第三可控开关处于关断状态，所述第一可控开关和所述第四可控开关处于导通状态。
9.如权利要求1至5任意一项所述的通用接口电路，其特征在于，所述第一下拉模块包括第五可控开关和第一下拉电阻，所述第五可控开关的输入端为所述第一下拉模块的信号输入端，所述第五可控开关的控制端为所述第一下拉模块的控制端，所述第五可控开关的输出端连接所述第一下拉电阻的第一端，所述第一下拉电阻的第二端接地。
10.如权利要求1至5任意一项所述的通用接口电路，其特征在于，所述第二下拉模块包括第六可控开关和第二下拉电阻，所述第六可控开关的输入端为所述第二下拉模块的信号输入端，所述第六可控开关的控制端为所述第二下拉模块的控制端，所述第六可控开关的输出端连接所述第二下拉电阻的第一端，所述第二下拉电阻的第二端接地。
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