CN109710549A - 可编程芯片内部基于通用i/o的mipi接口电路 - Google Patents
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Abstract
本申请涉及芯片设计领域，公开了一种可编程芯片(FPGA或CPLD)内部基于通用I/O结构的MIPI接口电路。该接口电路包括用于接入MIPI_HS差分正极信号的正端口，用于接入所述MIPI_HS差分负极信号的负端口，和MIPI收发接口电阻匹配电路。本申请在不需要任何外部器件的情况下，通过两个通用I/O接口结构实现MIPI_HS和MIPI_LP的发送和接收支持，降低了芯片的复杂度，进而缩小了芯片尺寸，减少了信号走线数量。
Description
技术领域
本申请涉及芯片设计领域，特别涉及一种可编程芯片内部基于通用I/O的MIPI接口电路。
背景技术
MIPI是2003年由ARM、Nokia、ST、TI等公司成立的一个联盟，目的是把手机内部的接口如摄像头、显示屏接口、射频/基带接口等标准化，从而减少手机设计的复杂程度和增加设计灵活性。MIPI联盟分别定义了一系列的手机内部接口标准，比如图像传感器与处理器(CSI接口)、处理器与显示器(DSI接口)、射频接口DigRF、麦克风/喇叭接口SLIMbus等。MIPI接口技术已经在虚拟现实头盔、无人机、智能手机、平板电脑、摄像机、可穿戴设备、人机界面(HMI)等领域得到了广泛应用。D-PHY提供了对DSI(串行显示接口)和CSI(串行摄像头接口)在物理层上的定义D-PHY描述了源同步，高速，低功耗的物理层；MIPI的物理层支持HS(High Speed)和LP(Low Power)两种工作模式。HS模式下采用低压差分信号，功耗较大，但是可以传输很高的数据速率(数据速率为80M～1Gbps)；LP模式下采用单端信号，数据速率很低(<10Mbps)，但是相应的功耗也很低。两种模式的结合保证了MIPI总线在需要传输大量数据(如图像)时可以高速传输，而在不需要大数据量传输时又能够减少功耗。早期的MIPI CSI和DSI接口的桥接芯片实现大多使用ASIC芯片，但随着FPGA技术的发展和进步，以其可编程、可重构的优势逐步取代ASIC芯片，成为用户MIPI接口桥接设计的首选。
目前，CSI接口和DSI接口设计中FPGA与MIPI接口间的信号电平转换多采用外接电阻分压降低电平，且通过1.2V_I/O与2.5V_I/O在电路板级短接的方式实现对LP和HS的支持。该方案有成本高、占用资源多、设计复杂差等缺点，在空间要求苛刻的手持终端类产品中更是增加了设计难度。
发明内容
本申请的目的在于提供一种可编程芯片内部基于通用I/O的MIPI接口电路，在不需要任何外部器件的情况下，通过两个通用I/O接口结构实现芯片与MIPI接口间信号电平转换，取消了板级电阻，降低了芯片的复杂度，进而缩小了芯片尺寸，减少了信号走线数量。
为了解决上述问题，本申请公开了一种芯片内部基于通用I/O的MIPI接口电路，包括：
作为芯片的两个I/O口的正、负端口，其中正端口用于接入MIPI_HS差分正极信号，负端口用于接入该MIPI_HS差分负极信号；
MIPI_HS信号接收电路，包含两个输入端分别与该正、负端口耦合的LVCMOS12接收电路，以及端接电阻，该端接电阻的两端分别耦合到该正、负端口，用于接收MIPI_HS信号时进行阻抗匹配。
在一个优选例中，还包括MIPI_LP信号发送接收电路，该MIPI_LP信号发送接收电路进一步包含：输出端分别耦合到该正、负端口的两个LVDS发送电路，和输入端分别耦合到该正、负端口的两个LVDS接收电路。
在一个优选例中，还包括MIPI_HS信号发送电路，该MIPI_HS信号发送电路进一步包含：两个输出端分别与该正、负端口耦合的高速发送电路。
在一个优选例中，该芯片是CPLD或FPGA；该端接电阻阻值为100欧姆，允许有±10％范围的偏差；该两个I/O口在该芯片的同一个I/O分组，且此I/O分组的加电引脚电压VCCIO＝2.5V。
在一个优选例中，该接口电路支持LVCMOS12、LVCMOS15、LVCMOS18、LVCMOS25、LVCMOS33、HSTL25、HSTL18、SSTL25、SSTL18电平标准，且驱动能力和压摆率能够调节，在支持这些电平标准的通用I/O结构基础上通过设计实现MIPI接口电路DPHY和CPHY的支持；在不做MIPI应用时，该接口电路可以配置为通用电平标准。
本申请还公开了一种芯片内部的MIPI接口电路，包括：
作为芯片的两个I/O口的正、负端口，其中正端口用于接入MIPI_HS差分正极信号，负端口用于接入该MIPI_HS差分负极信号；
MIPI_HS信号发送电路，包含两个输出端分别与该正、负端口耦合的高速发送电路。
在一个优选例中，还包括MIPI_LP信号发送接收电路，该MIPI_LP信号发送接收电路进一步包含：输出端分别耦合到该正、负端口的两个LVDS发送电路，和输入端分别耦合到该正、负端口的两个LVDS接收电路。
在一个优选例中，还包括MIPI_HS信号接收电路，该MIPI_HS信号接收电路进一步包含：两个输入端分别与该正、负端口耦合的LVCMOS12接收电路，以及端接电阻，该端接电阻的两端分别耦合到该正、负端口，用于接收MIPI_HS信号时进行阻抗匹配。
在一个优选例中，该芯片是CPLD或FPGA；该端接电阻阻值为100欧姆，允许有±10％范围的偏差；该两个I/O口在该芯片的同一个I/O分组，且此I/O分组的加电引脚电压VCCIO＝2.5V。
在一个优选例中，该接口电路支持LVCMOS12、LVCMOS15、LVCMOS18、LVCMOS25、LVCMOS33、HSTL25、HSTL18、SSTL25、SSTL18的电平标准，且驱动能力和压摆率能够调节，在支持这些电平标准的通用I/O结构基础上通过设计实现MIPI接口电路DPHY和CPHY的支持；在不做MIPI应用时，该接口电路可以配置为通用电平标准。
本申请实施方式中，与现有技术相比，实现芯片与MIPI接口间信号电平转换，取消了板级电阻，优点及产生的有益效果如下：
(1)封装尺寸更小：与现有技术相比，本申请涉及的接口电路需要的通用IO数量更少，降低了客户应用板的复杂度，如此使芯片的封装尺寸可以做的更小；
(2)控制逻辑更精简：一对(两个)通用IO实现MIPI_HS/LP的接收和发送，使得芯片的控制逻辑更精简；
(3)芯片的I/O利用率更高：因为同一芯片的I/O资源是有限的，本申请只占用其中一对(两个)通用I/O，省下来的I/O资源可以作为用户I/O资源供用户使用；
(4)信号质量更好：信号走线数量在用户应用PCB板上没有额外的LP走线，降低了用户应用PCB板的复杂程度，使用户应用PCB板中的信号质量更好，实现了用户应用PCB板所需的更高的工作频率。
本申请的说明书中记载了大量的技术特征，分布在各个技术方案中，如果要罗列出本申请所有可能的技术特征的组合(即技术方案)的话，会使得说明书过于冗长。为了避免这个问题，本申请上述发明内容中公开的各个技术特征、在下文各个实施方式和例子中公开的各技术特征、以及附图中公开的各个技术特征，都可以自由地互相组合，从而构成各种新的技术方案(这些技术方案均因视为在本说明书中已经记载)，除非这种技术特征的组合在技术上是不可行的。例如，在一个例子中公开了特征A+B+C，在另一个例子中公开了特征A+B+D+E，而特征C和D是起到相同作用的等同技术手段，技术上只要择一使用即可，不可能同时采用，特征E技术上可以与特征C相组合，则，A+B+C+D的方案因技术不可行而应当不被视为已经记载，而A+B+C+E的方案应当视为已经被记载。
附图说明
图1是根据本申请第一实施方式的一种芯片内部的MIPI接口电路电路图
图2是根据本申请第二实施方式的一种芯片内部的MIPI接口电路电路图
图3是根据本申请第三实施方式的一种芯片内部的MIPI接口电路电路图
图4是根据本申请第四实施方式的一种芯片内部的MIPI接口电路电路图
图5是根据本申请第五实施方式的一种芯片内部的MIPI接口电路电路图
具体实施方式
在以下的叙述中，为了使读者更好地理解本申请而提出了许多技术细节。但是，本领域的普通技术人员可以理解，即使没有这些技术细节和基于以下各实施方式的种种变化和修改，也可以实现本申请所要求保护的技术方案。
部分概念的说明：
1.MIPI(Mobile Industry Processor Interface)：即移动产业处理器接口，MIPI是MIPI联盟发起的为移动应用处理器制定的开放标准和一个规范，其中MIPI联盟是移动产业处理器接口(Mobile Industry Processor Interface简称MIPI)联盟。
2.LP(Low-Power)模式：用于传输控制信号，最高速率10MHz
3.HS(High-Speed)模式：用于高速传输数据，速率范围[80Mbps，1Gbps。
4.FPGA(Field Programmable Gate Array)：即现场可编程门阵列，它是在PAL、GAL、CPLD等可编程器件的基础上进一步发展的产物，它是作为专用芯片(ASIC)领域中的一种半定制电路而出现的，既解决了定制电路的不足，又克服了原有可编程器件门电路数有限的缺点。
5.CPLD(Complex Programmable Logic Device)：即复杂可编程逻辑器件，是从PAL和GAL器件发展出来的器件，相对而言规模大，结构复杂，属于大规模芯片范围。是一种用户根据各自需要而自行构造逻辑功能的数字芯片。其基本设计方法是借助集成开发软件平台，用原理图、硬件描述语言等方法，生成相应的目标文件，通过下载电缆(“在系统”编程)将代码传送到目标芯片中，实现设计的数字系统。
6.I/O bank：本申请为I/O分组，例如，一般FPGA都分为若干个bank，高端FPGA能分为22甚至更多个bank，这么做主要是为了提高灵活性，因为FPGA的I/O支持1.2V、1.5V、1.8V、2.5V、3.3V等种类电平输入输出，为了获得这些I/O电平，就需要在对应bank的供电引脚输入对应的电源电压,这样在一些复杂的系统中非常实用,例如CPU+FPGA的系统中,CPU的I/O电压一般是2.5V，而很多其他芯片都是3.3V，就可以使用FPGA控制3.3V的芯片，而与CPU通讯使用2.5V电平，这样就节省了很多总线转换器。
7.端接电阻：差分线中间的电阻是用作差模信号的匹配；差分信号互联器，包括联接线(电缆或者PCB走线)，以及终端端接电阻，按照IEEE规定，电阻为100Ω，我们通常选择为100Ω或者120Ω。
8.I/O：输入(Input)和输出(Output)，在一个芯片中，I/O就是这个芯片的输入和输出。
9.通用I/O：用户对于可以在程序中设定的I/O端口。
为使本申请的目的、技术方案和优点更加清楚，下面将结合附图对本申请的实施方式作进一步地详细描述。
本申请的第一实施方式涉及一种芯片内部的MIPI接口电路，其电路图如图1所示，该电路包括正端口Dp，负端口Dn，和MIPI_HS信号接收电路(HS-Rx)；该正端口Dp和负端口Dn是芯片的两个通用I/O口，其中正端口Dp用于接入MIPI_HS差分信号的正极信号，负端口Dn用于接入该MIPI_HS差分信号的负极信号；该MIPI_HS信号接收电路(HS-Rx)进一步包含LVCMOS12接收电路和端接电阻Rt，其中该LVCMOS12接收电路的两个输入端分别与正端口Dp和负端口Dn耦合，该端接电阻Rt两端分别耦合到该正端口Dp和负端口Dn，用于接收MIPI_HS信号时进行阻抗匹配。该接口电路用以支持MIPI_HS信号接收。
可选地，该接口电路的拓扑结构适用于CLK和DATA1-4。
可选地，该芯片是CPLD或FPGA。
可选地，该端接电阻Rt阻值可选范围为(90～110)Ω，Rt的优选阻值为100Ω；
可选地，本申请中涉及的两个通用I/O口在该芯片的同一个I/O bank，且此I/O分组的加电引脚电压VCCIO＝2.5V。
可选地，LVDS接收电路可以接收MIPI_HS信号，在芯片工作在LP和HS发送模式时可以动态关闭LVDS接收功能。
可选地，芯片中端接电阻Rt，在芯片工作在LP和HS发送模式时可以动态关闭端接电阻Rt。
可选地，MIPI器件的时钟、数据或DATA0与该接口电路Dp和Dn通过板级信号线直接相连。
可选地，本申请的一种芯片内部的MIPI接口电路支持LVCMOS12、LVCMOS15、LVCMOS18、LVCMOS25、LVCMOS33、HSTL25、HSTL18、SSTL25、SSTL18等电平标准，且驱动能力和压摆率可调，在支持这些电平标准的通用I/O结构基础上通过设计实现MIPI接口电路DPHY和CPHY的支持；在不做MIPI应用时，该接口电路可以配置为通用电平标准。
本申请的第二实施方式涉及一种芯片内部的MIPI接口电路，其电路图如图2所示，该电路包括正端口Dp，负端口Dn，MIPI_HS信号接收电路(HS-Rx)，MIPI_LP信号发送接收电路；该正端口Dp和负端口Dn是芯片的两个通用I/O口，其中正端口Dp用于接入MIPI_HS差分信号的正极信号，负端口Dn用于接入该MIPI_HS差分信号的负极信号；该MIPI_HS信号接收电路(HS-Rx)进一步包含LVCMOS12接收电路和端接电阻Rt，其中该LVCMOS12接收电路的两个输入端分别与正端口Dp和负端口Dn耦合，该端接电阻Rt两端分别耦合到该正端口Dp和负端口Dn，用于接收MIPI_HS信号时进行阻抗匹配；该MIPI_LP信号发送接收电路进一步包含两个LVDS发送电路和两个LVDS接收电路，其中，该两个LVDS发送电路的输出端分别耦合到正端口Dp和负端口Dn，同时该两个LVDS接收电路输入端分别耦合到正端口Dp和负端口Dn。
该接口电路用以支持MIPI_HS信号接收，MIPI_LP信号接收，和MIPI_LP信号发送；具体的：当芯片工作在HS接收模式时，MIPI发送器件驱动HS信号到Dp和Dn，端接电阻Rt开启，此时LP信号发送接收电路的接口输出为高阻态；当芯片工作在LP接收模式时，MIPI发送器件驱动LP信号到Dp和Dn，此时HS信号接收电路的接口输出为高阻状态，端接电阻Rt和HS信号接收电路关闭；当芯片工作在LP发送模式时，芯片中的LP接口驱动LP信号到Dp和Dn，此时HS信号接收电路的接口输出为高阻状态，端接电阻Rt和MIPI_HS信号接收电路关闭。
可选地，该接口电路的拓扑结构适用于DATA0。
可选地，该芯片是CPLD或FPGA。
可选地，该端接电阻Rt阻值可选范围为(90～110)Ω，Rt的优选阻值为100Ω；
可选地，本申请中涉及的两个通用I/O口在该芯片的同一个I/O bank，且此I/O分组的加电引脚电压VCCIO＝2.5V。
可选地，LVCMOS12接收电路可以接收MIPI_LP信号，当芯片工作在HS和LP发送模式时可以动态关闭LP接收功能。
可选地，LVCMOS12发送电路可以发送MIPI_LP信号，在芯片工作在HS和LP接收模式时可以动态关闭LP发送功能。
可选地，LVDS接收电路，可以接收MIPI_HS信号，在芯片工作在LP和HS发送模式时可以动态关闭LVDS接收功能。
可选地，芯片中端接电阻Rt，在芯片工作在LP和HS发送模式时可以动态关闭端接电阻Rt。
可选地，MIPI器件的时钟、数据或DATA0与该接口电路Dp和Dn通过板级信号线直接相连。
可选地，本申请的一种芯片内部的MIPI接口电路支持LVCMOS12、LVCMOS15、LVCMOS18、LVCMOS25、LVCMOS33、HSTL25、HSTL18、SSTL25、SSTL18等电平标准，且驱动能力和压摆率可调，在支持这些电平标准的通用I/O结构基础上通过设计实现MIPI接口电路DPHY和CPHY的支持；在不做MIPI应用时，该接口电路可以配置为通用电平标准。
本申请的第三实施方式涉及一种芯片内部的MIPI接口电路，其电路图如图3所示，该电路包括正端口Dp，负端口Dn，MIPI_HS信号接收电路(HS-Rx)，MIPI_LP信号发送接收电路，和MIPI_HS信号发送电路(HS-Tx)；该正端口Dp和负端口Dn是芯片的两个通用I/O口，其中正端口Dp用于接入MIPI_HS差分信号的正极信号，负端口Dn用于接入该MIPI_HS差分信号的负极信号；该MIPI_HS信号接收电路(HS-Rx)进一步包含LVCMOS12接收电路和端接电阻Rt，其中该LVCMOS12接收电路的两个输入端分别与正端口Dp和负端口Dn耦合，该端接电阻Rt两端分别耦合到该正端口Dp和负端口Dn，用于接收MIPI_HS信号时进行阻抗匹配；该MIPI_LP信号发送接收电路进一步包含两个LVDS发送电路(LP-Tx)和两个LVDS接收电路(LP-Rx)，其中，该两个LVDS发送电路(LP-Tx)的输出端分别耦合到正端口Dp和负端口Dn，同时该两个LVDS接收电路(LP-Rx)的输入端分别耦合到正端口Dp和负端口Dn；该MIPI_HS信号发送电路(HS-Tx)进一步包含LVCMOS12发送电路，其中，该LVCMOS12发送电路的两个输出端分别与正端口Dp和负端口Dn耦合。
该接口电路用以支持MIPI_HS信号发送，MIPI_HS信号接收，MIPI_LP信号接收，和MIPI_LP信号发送。具体的：当芯片工作在HS接收模式时，MIPI发送器件驱动HS信号到Dp和Dn，端接电阻Rt开启，此时LP信号发送接收电路的接口输出为高阻态；当芯片工作在HS发送模式时，MIPI发送器件驱动HS信号到Dp和Dn，端接电阻Rt关闭，此时LP信号发送接收电路的接口输出为高阻态；当芯片工作在LP接收模式时，MIPI发送器件驱动LP信号到Dp和Dn，此时HS信号发送和接收电路的接口输出为高阻状态，端接电阻Rt和HS信号发送和接收电路关闭；当芯片工作在LP发送模式时，芯片中的LP接口驱动LP信号到Dp和Dn，此时HS信号发送和接收电路的接口输出为高阻状态，端接电阻Rt和MIPI_HS信号发送和接收电路关闭。
可选地，该芯片是CPLD或FPGA。
可选地，该端接电阻Rt阻值可选范围为(90～110)Ω，Rt的优选阻值为100Ω；
可选地，本申请中涉及的两个通用I/O口在该芯片的同一个I/O bank，且此I/O分组的加电引脚电压VCCIO＝2.5V。
可选地，LVCMOS12接收电路，可以接收MIPI_LP信号，当芯片工作在HS和LP发送模式时可以动态关闭LP接收功能。
可选地，LVCMOS12发送电路，可以发送MIPI_LP信号，在芯片工作在HS和LP接收模式时可以动态关闭LP发送功能。
可选地，LVDS接收电路，可以接收MIPI_HS信号，在芯片工作在LP和HS发送模式时可以动态关闭LVDS接收功能。
可选地，LVDS发送电路，可以发送MIPI_HS信号，在芯片工作在LP和HS接收模式时可以动态关闭LVDS发送功能。
可选地，芯片中端接电阻Rt，在芯片工作在LP和HS发送模式时可以动态关闭端接电阻Rt。
可选地，MIPI器件的时钟、数据或DATA0与该接口电路Dp和Dn通过板级信号线直接相连。
可选地，本申请的一种芯片内部的MIPI接口电路支持LVCMOS12、LVCMOS15、LVCMOS18、LVCMOS25、LVCMOS33、HSTL25、HSTL18、SSTL25、SSTL18等电平标准，且驱动能力和压摆率可调，实现MIPI接口电路DPHY和CPHY的支持。
本申请的第四实施方式涉及一种芯片内部的MIPI接口电路，其电路图如图4所示，该电路包括正端口Dp，负端口Dn，和MIPI_HS信号发送电路(HS-Tx)；该正端口Dp和负端口Dn是芯片的两个通用I/O口，其中正端口Dp用于接入MIPI_HS差分信号的正极信号，负端口Dn用于接入该MIPI_HS差分信号的负极信号；该MIPI_HS信号发送电路(HS-Tx)进一步包含LVCMOS12发送电路，其中，该LVCMOS12发送电路的两个输出端分别与正端口Dp和负端口Dn耦合。该接口电路用以支持MIPI_HS信号发送。
可选地，该接口电路的拓扑结构适用于CLK和DATA1-4。
可选地，该芯片是CPLD或FPGA。
可选地，该端接电阻Rt阻值可选范围为(90～110)Ω，Rt的优选阻值为100Ω；
可选地，本申请中涉及的两个通用I/O口在该芯片的同一个I/O bank，且此I/O分组的加电引脚电压VCCIO＝2.5V。
可选地，LVDS发送电路，可以发送MIPI_HS信号，在芯片工作在LP和HS接收模式时可以动态关闭LVDS发送功能。
可选地，MIPI器件的时钟、数据或DATA0与该接口电路Dp和Dn通过板级信号线直接相连。
可选地，本申请的一种芯片内部的MIPI接口电路支持LVCMOS12、LVCMOS15、LVCMOS18、LVCMOS25、LVCMOS33、HSTL25、HSTL18、SSTL25、SSTL18等电平标准，且驱动能力和压摆率可调，在支持这些电平标准的通用I/O结构基础上通过设计实现MIPI接口电路DPHY和CPHY的支持；在不做MIPI应用时，该接口电路可以配置为通用电平标准。
本申请的第五实施方式涉及一种芯片内部的MIPI接口电路，其电路图如图3所示，该电路包括正端口Dp，负端口Dn，MIPI_LP信号发送接收电路，和MIPI_HS信号发送电路(HS-Tx)；该正端口Dp和负端口Dn是芯片的两个通用I/O口，其中正端口Dp用于接入MIPI_HS差分信号的正极信号，负端口Dn用于接入该MIPI_HS差分信号的负极信号；该MIPI_LP信号发送接收电路进一步包含两个LVDS发送电路(LP-Tx)和两个LVDS接收电路(LP-Rx)，其中，该两个LVDS发送电路(LP-Tx)的输出端分别耦合到正端口Dp和负端口Dn，同时该两个LVDS接收电路(LP-Rx)的输入端分别耦合到正端口Dp和负端口Dn；该MIPI_HS信号发送电路(HS-Tx)进一步包含LVCMOS12发送电路，且该LVCMOS12发送电路的两个输出端分别与正端口Dp和负端口Dn耦合。
该接口电路用以支持MIPI_HS信号发送，MIPI_LP信号接收，和MIPI_LP信号发送；具体的：当芯片工作在HS发送模式时，MIPI发送器件驱动HS信号到Dp和Dn，端接电阻Rt关闭，此时LP信号发送接收电路的接口输出为高阻态；当芯片工作在LP接收模式时，MIPI发送器件驱动LP信号到Dp和Dn，此时HS信号发送电路的接口输出为高阻状态，端接电阻Rt和HS信号发送电路关闭；当芯片工作在LP发送模式时，芯片中的LP接口驱动LP信号到Dp和Dn，此时HS信号发送电路的接口输出为高阻状态，端接电阻Rt和MIPI_HS信号发送电路关闭。
可选地，该接口电路的拓扑结构适用于DATA0
可选地，该芯片是CPLD或FPGA。
可选地，该端接电阻Rt阻值可选范围为(90～110)Ω，Rt的优选阻值为100Ω。
可选地，本申请中涉及的两个通用I/O口在该芯片的同一个I/O bank，且此I/O分组的加电引脚电压VCCIO＝2.5V。
可选地，LVCMOS12接收电路，可以接收MIPI_LP信号，当芯片工作在HS和LP发送模式时可以动态关闭LP接收功能。
可选地，LVCMOS12发送电路，可以发送MIPI_LP信号，在芯片工作在HS和LP接收模式时可以动态关闭LP发送功能。
可选地，LVDS发送电路，可以发送MIPI_HS信号，在芯片工作在LP和HS接收模式时可以动态关闭LVDS发送功能。
可选地，MIPI器件的时钟、数据或DATA0与该接口电路Dp和Dn通过板级信号线直接相连。
可选地，本申请的一种芯片内部的MIPI接口电路支持LVCMOS12、LVCMOS15、LVCMOS18、LVCMOS25、LVCMOS33、HSTL25、HSTL18、SSTL25、SSTL18等电平标准，且驱动能力和压摆率可调，在支持这些电平标准的通用I/O结构基础上通过设计实现MIPI接口电路DPHY和CPHY的支持；在不做MIPI应用时，该接口电路可以配置为通用电平标准。
需要说明的是，本申请中关于LVCMOS12接收电路、LVCMOS12发送电路、LVDS接收电路和LVDS发送电路属于现有技术，在此不做具体介绍；其中，LVDS物理接口使用1.2V偏置电压作为基准，提供大约400mV摆幅，LVDS驱动器由一个驱动差分线对的电流源组成(通常电流为3.5mA)，LVDS接收器具有很高的输入阻抗，因此驱动器输出的电流大部分都流过端接电阻，并且在接收器的输入端产生大约350mV的电压。
需要说明的是，在本专利的申请文件中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。本专利的申请文件中，如果提到根据某要素执行某行为，则是指至少根据该要素执行该行为的意思，其中包括了两种情况：仅根据该要素执行该行为、和根据该要素和其它要素执行该行为。多个、多次、多种等表达包括2个、2次、2种以及2个以上、2次以上、2种以上。
在本申请提及的所有文献都被认为是整体性地包括在本申请的公开内容中，以便在必要时可以作为修改的依据。此外应理解，以上所述仅为本说明书的较佳实施例而已，并非用于限定本说明书的保护范围。凡在本说明书一个或多个实施例的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本说明书一个或多个实施例的保护范围之内。
Claims (10)
1.一种可编程芯片内部基于通用I/O的MIPI接口电路，其特征在于，包括：
作为芯片的两个I/O口的正、负端口，其中正端口用于接入MIPI_HS差分正极信号，负端口用于接入所述MIPI_HS差分负极信号；
MIPI_HS信号接收电路，包含两个输入端分别与所述正、负端口耦合的LVCMOS12接收电路，以及端接电阻，所述端接电阻的两端分别耦合到所述正、负端口，用于接收MIPI_HS信号时进行阻抗匹配。
2.根据权利要求1所述的接口电路，其特征在于，还包括MIPI_LP信号发送接收电路，所述MIPI_LP信号发送接收电路进一步包含：输出端分别耦合到所述正、负端口的两个LVDS发送电路，和输入端分别耦合到所述正、负端口的两个LVDS接收电路。
3.根据权利要求2所述的接口电路，其特征在于，还包括MIPI_HS信号发送电路，所述MIPI_HS信号发送电路进一步包含：两个输出端分别与所述正、负端口耦合的高速发送电路。
4.根据权利要求1所述的接口电路，其特征在于，所述芯片是CPLD或FPGA；所述端接电阻阻值为100欧姆，允许有±10％范围的偏差；所述两个I/O口在所述芯片的同一个I/O分组，且此I/O分组的加电引脚电压VCCIO＝2.5V。
5.根据权利要求1-4任意一项所述的接口电路，其特征在于，所述接口电路支持LVCMOS12、LVCMOS15、LVCMOS18、LVCMOS25、LVCMOS33、HSTL25、HSTL18、SSTL25、SSTL18电平标准，且驱动能力和压摆率能够调节，在支持这些电平标准的通用I/O结构基础上通过设计实现MIPI接口电路DPHY和CPHY的支持；在不做MIPI应用时，该接口电路可以配置为通用电平标准。
6.一种芯片内部的MIPI接口电路，其特征在于，包括：
作为芯片的两个I/O口的正、负端口，其中正端口用于接入MIPI_HS差分正极信号，负端口用于接入所述MIPI_HS差分负极信号；
MIPI_HS信号发送电路，包含两个输出端分别与所述正、负端口耦合的高速发送电路。
7.根据权利要求6所述的接口电路，其特征在于，还包括MIPI_LP信号发送接收电路，所述MIPI_LP信号发送接收电路进一步包含：输出端分别耦合到所述正、负端口的两个LVDS发送电路，和输入端分别耦合到所述正、负端口的两个LVDS接收电路。
8.根据权利要求7所述的接口电路，其特征在于，还包括MIPI_HS信号接收电路，所述MIPI_HS信号接收电路进一步包含：两个输入端分别与所述正、负端口耦合的LVCMOS12接收电路，以及端接电阻，所述端接电阻的两端分别耦合到所述正、负端口，用于接收MIPI_HS信号时进行阻抗匹配。
9.根据权利要求6所述的接口电路，其特征在于，所述芯片是CPLD或FPGA；所述端接电阻阻值为100欧姆，允许有±10％范围的偏差；所述两个I/O口在所述芯片的同一个I/O分组，且此I/O分组的加电引脚电压VCCIO＝2.5V。
10.根据权利要求6-9任意一项所述的接口电路，其特征在于，所述接口电路支持LVCMOS12、LVCMOS15、LVCMOS18、LVCMOS25、LVCMOS33、HSTL25、HSTL18、SSTL25、SSTL18电平标准，且驱动能力和压摆率能够调节，在支持这些电平标准的通用I/O结构基础上通过设计实现MIPI接口电路DPHY和CPHY的支持；在不做MIPI应用时，该接口电路可以配置为通用电平标准。
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