CN110968014A - 一种基于fpga通用接口的双向mipi接口电路及其运行方法 - Google Patents

Abstract

本发明涉及一种基于FPGA通用接口的双向MIPI接口电路及其运行方法，电路包括：FPGA芯片的四个I/O接口、分压电阻网络、下拉电阻网络和终端电阻网络，四个I/O接口中至少有两个I/O接口为lvds信号的正、负端口；分压电阻网络包括第一分压电阻单元和第二分压电阻单元，第一分压电阻单元连接在lvds信号的正端口与一个I/O接口之间，第二分压电阻单元连接在lvds信号的负端口与另一个I/O接口之间；下拉电阻网络包括第一下拉电阻单元和第二下拉电阻单元，第一下拉电阻单元连接在lvds信号的正端口与接地端之间，第二下拉电阻单元连接在lvds信号的负端口与接地端之间；终端电阻网络连接在lvds信号的正端口与负端口之间。本发明的接口电路无需改变FPGA通用接口需求，同时兼容了MIPI接口。

Description

一种基于FPGA通用接口的双向MIPI接口电路及其运行方法

技术领域

本发明属于接口兼容技术领域，具体涉及一种基于FPGA通用接口的双向MIPI接口电路及其运行方法。

背景技术

FPGA是由许多的逻辑单元构成的逻辑器件，其中逻辑单元包括门、查找表和触发器，它具有丰富硬件资源、强大并行处理能力和灵活可重配置能力，在数据处理、通信、网络等很多领域得到了越来越多的广泛应用。

移动动产业处理器接口MIPI(Mobile Industry Processor Interface)是MIPI联盟发起的为移动应用处理器制定的开放标准和规范，是目前主流的高速图像传输方式，主要应用在图像传感器与处理器(CSI接口)、处理器与显示器(DSI接口)之间数据传输。CSI接口、DSI接口采用名为D-PHY的物理层链路进行传输，并将接口标准化，从而增加了设计灵活性，同时降低了成本，设计复杂度，功耗和电磁干扰。

MIPI的D-PHY和信号电平如图1所示，D-PHY包括HS-TX(高速发送器)，LP-TX(低功耗发送器)，HS-RX(高速接收器)和LP-RX(低功耗接收器)。MIPI接口采用两路信号进行传输，MIPI接口传输模式分为两种，高速传输模式(HS MODE)和低功耗传输模式(LP MODE)。当MIPI进行高速传输时，两路信号相当于高速差分接口，可传输高达500Mhz的低压差分信号。当MIPI进行低功耗传输时，两路信号相当于各是LVCMOS12标准接口，传输幅度为1.2v的低速信号，如何同时兼容这两种工作模式成为难点。

目前针对FPGA与MIPI接口通信，通常采用两种方式，一种采用桥接芯片，如Meticom公司的MC20001、MC20901等，另外一种通过片外搭建电阻网络实现将FPGA输出信号转化为MIPI接口信号，如Lattice、Xilinx厂商。然而由于采用片外搭建电阻网络或桥接芯片实现MIPI接口，都难免增加成本，而且不能解决FPGA兼容MIPI接口的问题，另外，并且由于TX和RX的电源不同，需使用不同组的I/O(输入/输出)接口，无法避免线长的问题，并且不能实现数据的双向传输，占用接口资源较多，影响了FPGA的接口利用率。

发明内容

为了解决现有技术中存在的上述问题，本发明提供了一种基于FPGA通用接口的双向MIPI接口电路及其运行方法。本发明要解决的技术问题通过以下技术方案实现：

本发明提供了一种基于FPGA通用接口的双向MIPI接口电路，包括：FPGA芯片的四个I/O接口、分压电阻网络、下拉电阻网络和终端电阻网络，其中，

所述四个I/O接口中至少有两个I/O接口为lvds信号的正、负端口；

所述分压电阻网络包括第一分压电阻单元和第二分压电阻单元，所述第一分压电阻单元连接在所述lvds信号的正端口与一个I/O接口之间，所述第二分压电阻单元连接在所述lvds信号的负端口与另一个I/O接口之间；

所述下拉电阻网络包括第一下拉电阻单元和第二下拉电阻单元，所述第一下拉电阻单元连接在所述lvds信号的正端口与接地端之间，所述第二下拉电阻单元连接在所述lvds信号的负端口与接地端之间；

所述终端电阻网络连接在所述lvds信号的正端口与所述负端口之间。

在本发明的一个实施例中，所述lvds信号的正、负端口作为MIPI信号的双向接口。

在本发明的一个实施例中，所述FPGA芯片的四个I/O接口为一个quad，其中两个接口的输出配置为lvds33，输入配置为lvds33，其余两个接口的输出均配置为lvcmos33，输入均配置为lvcmos12。

在本发明的一个实施例中，所述第一分压电阻单元和所述第二分压电阻单元均包括串接的第一开关和第一电阻。

在本发明的一个实施例中，所述第一下拉电阻单元和所述第二下拉电阻单元均包括串接的第二开关和第二电阻。

在本发明的一个实施例中，所述终端电阻网络包括串接的第三开关和第三电阻。

在上述任一实施例中，在不做MIPI应用时，该接口电路可以配置为通用接口。

本发明还提供了一种基于FPGA通用接口的双向MIPI接口电路的运行方法，包括：

导通下拉电阻网络的第二开关，lvds33输出电路工作，所述MIPI信号的双向接口输出符合MIPI HS MODE协议要求的高速差分信号；

导通分压电阻网络的第一开关和下拉电阻网络的第二开关，lvcmos33输出电路工作，所述MIPI信号的双向接口分别输出两个独立的符合MIPI LP MODE协议要求的低速信号；

导通终端电阻网络的第三开关，lvds33输入电路工作，所述MIPI信号的双向接口接收符合MIPI HS MODE协议要求的高速差分信号，经过第三电阻完成信号输入；

导通分压电阻网络的第一开关，lvcmos12输入电路工作，所述MIPI信号的双向接口分别实现两个独立的符合MIPI LP MODE协议要求的低速信号输入。

与现有技术相比，本发明的有益效果在于：

1、本发明的基于FPGA通用接口的双向MIPI接口电路，设置在FPGA芯片内部，不需要外接芯片，降低了用户使用的难度，减小了使用成本。

2、本发明的基于FPGA通用接口的双向MIPI接口电路，无需改变FPGA通用接口需求，同时兼容了MIPI接口；

3、本发明的基于FPGA通用接口的双向MIPI接口电路，MIPI信号的接收器和发送器均设置在一个quad中，任意一个quad可以根据需求配置为接收器和/或发送器，支持双向MIPI接口，而且使用同一的电源域，占用的I/O接口资源少，使用灵活度高；

4、本发明的基于FPGA通用接口的双向MIPI接口电路，基于FPGA的可配置性，各电阻网络的阻值可修调，输出信号的摆幅精确可控。

上述说明仅是本发明技术方案的概述，为了能够更清楚了解本发明的技术手段，而可依照说明书的内容予以实施，并且为了让本发明的上述和其他目的、特征和优点能够更明显易懂，以下特举较佳实施例，并配合附图，详细说明如下。

附图说明

图1是本发明实施例提供的一种MIPI的D-PHY和信号电平示意图；

图2是本发明实施例提供的一种基于FPGA通用接口的双向MIPI接口电路的示意图；

图3是本发明实施例提供的一种基于FPGA通用接口的双向MIPI接口电路的结构图。

具体实施方式

为了进一步阐述本发明为达成预定发明目的所采取的技术手段及功效，以下结合附图及具体实施方式，对依据本发明提出的一种基于FPGA通用接口的双向MIPI接口电路及其运行方法进行详细说明。

有关本发明的前述及其他技术内容、特点及功效，在以下配合附图的具体实施方式详细说明中即可清楚地呈现。通过具体实施方式的说明，可对本发明为达成预定目的所采取的技术手段及功效进行更加深入且具体地了解，然而所附附图仅是提供参考与说明之用，并非用来对本发明的技术方案加以限制。

部分概念的说明：

1、MIPI(Mobile Industry Processor Interface)：即移动产业处理器接口，MIPI是MIPI联盟发起的为移动应用处理器制定的开放标准和一个规范，其中MIPI联盟是移动产业处理器接口(Mobile Industry Processor Interface简称MIPI)联盟。

2、LP(Low-Power)模式：用于传输控制信号，最高速率10MHz

3、HS(High-Speed)模式：用于传输高速数据，速率范围[80Mbps，1Gbps]。

4、FPGA(Field Programmable Gate Array)：即现场可编程门阵列，它是在PAL、GAL、CPLD等可编程器件的基础上进一步发展的产物，它是作为专用芯片(ASIC)领域中的一种半定制电路而出现的，既解决了定制电路的不足，又克服了原有可编程器件门电路数有限的缺点。

5、I/O接口：输入/输出接口，是芯片与外界电路的接口部分。

6、I/O quad：本申请中的四个I/O接口定义为一个I/O quad。

7、通用I/O接口：用户对于可以在程序中设定的I/O端口。

实施例一

请参见图2，图2是本发明实施例提供的一种基于FPGA通用接口的双向MIPI接口电路的示意图，如图所示，本实施例的基于FPGA通用接口的双向MIPI接口电路，包括：FPGA芯片的四个I/O接口、分压电阻网络1、下拉电阻网络2和终端电阻网络3，其中，四个I/O接口中至少有两个I/O接口为lvds(低压差分)信号的正、负端口；分压电阻网络1包括第一分压电阻单元11和第二分压电阻单元12，第一分压电阻单元11连接在lvds信号的正端口与一个I/O接口之间，第二分压电阻单元12连接在lvds信号的负端口与另一个I/O接口之间；下拉电阻网络2包括第一下拉电阻单元21和第二下拉电阻单元22，第一下拉电阻单元21连接在lvds信号的正端口与接地端之间，第二下拉电阻单元22连接在lvds信号的负端口与接地端之间；终端电阻网络3连接在lvds信号的正端口与负端口之间。在本实施例中，lvds信号的正、负端口作为MIPI信号的双向接口Dp，Dn，终端电阻网络3用作差分信号的匹配。

进一步地，请结合参见图3，图3是本发明实施例提供的一种基于FPGA通用接口的双向MIPI接口电路的结构图，如图所示，在本实施例中，FPGA芯片的四个I/O接口为一个quad，包括第一I/O接口Pad A、第二I/O接口Pad B、第三I/O接口Pad C和第四I/O接口PadD，其中，第一I/O接口Pad A为lvds信号的正端口，也就是本实施例中MIPI信号双向接口Dp，第二I/O接口Pad B为lvds信号的负端口，也就是本实施例中MIPI信号双向接口Dn。具体地，第一I/O接口Pad A和第二I/O接口Pad B的I/O输出配置为lvds33，输入配置为lvds33；第三I/O接口Pad C的I/O输出配置为lvcmos33，输入配置为lvcmos12；第四I/O接口Pad D的I/O输出配置为lvcmos33，输入配置为lvcmos12。

进一步地，第一分压电阻单元11和第二分压电阻单元12均包括串接的第一开关S1和第一电阻R1，其中，第一分压电阻单元11连接在第一I/O接口Pad A与第三I/O接口Pad C之间；第二分压电阻单元12连接在第二I/O接口Pad B与第四I/O接口Pad D之间。第一下拉电阻单元21和第二下拉电阻单元22均包括串接的第二开关S2和第二电阻R2，其中，第一下拉电阻单元21连接在第一I/O接口Pad A与接地端之间；第二下拉电阻单元21连接在第二I/O接口Pad B与接地端之间。终端电阻网络3包括串接的第三开关S3和第三电阻R3，终端电阻网络3连接在第一I/O接口Pad A与第二I/O接口Pad B之间。

在本实施例中，lvds33输出电路以及第一下拉电阻单元21和第二下拉电阻单元22组成符合MIPI HS MODE协议要求的高速差分信号输出接口；lvds33输入电路以及终端电阻网络3组成符合MIPI HS MODE协议要求的高速差分信号接收接口。lvcmos33输出电路、第一分压电阻单元11、第二分压电阻单元12、第一下拉电阻单元21和第二下拉电阻单元22组成两条独立的符合MIPI LP MODE协议要求的低速信号输出接口；lvcmos12输入电路、第一分压电阻单元11和第二分压电阻单元12组成两条独立的符合MIPI LP MODE协议要求的低速信号接收接口。需要说明的是，第一电阻R1、第二电阻R2和第三电阻R3的阻值根据接口的应用环境设置，在此不做限制。关于lvcmos12输入电路和lvcmos33输出电路、lvds33输入电路和lvds33输出电路属于现有技术，在此不做具体介绍。

进一步地，本实施例还提供了一种如上述实施例的基于FPGA通用接口的双向MIPI接口电路的运行方法，包括，导通下拉电阻网络2的第二开关S2，lvds33输出电路工作，MIPI信号的双向接口Dp，Dn输出符合MIPI HS MODE协议要求的高速差分信号；导通分压电阻网络1的第一开关S1和下拉电阻网络2的第二开关S2，lvcmos33输出电路工作，MIPI信号的双向接口Dp，Dn分别输出两个独立的符合MIPI LP MODE协议要求的低速信号；导通终端电阻网络3的第三开关S3，lvds33输入电路工作，MIPI信号的双向接口Dp，Dn接收符合MIPI HSMODE协议要求的高速差分信号，经过第三电阻R3完成信号输入；导通分压电阻网络1的第一开关S1，lvcmos12输入电路工作，MIPI信号的双向接口Dp，Dn分别实现两个独立的符合MIPILP MODE协议要求的低速信号输入。

进一步地，对本实施例的基于FPGA通用接口的双向MIPI接口电路的运行方法进行具体说明如下：

输出信号时：当输出的MIPI信号为HS MODE时，控制第二开关S2导通，第一开关S1和第三开关S3关断，lvds33输出电路输出的lvds信号经过第二电阻R2，在第一I/O接口PadA、第二I/O接口Pad B端产生符合MIPI HS MODE协议要求的高速差分信号；当输出的MIPI信号为LP MODE时，控制第一开关S1和第二开关S2导通，第三开关S3关断，lvcmos33输出电路输出的信号经过第一电阻R1和第二电阻R2进行分压，在第一I/O接口Pad A、第二I/O接口Pad B端分别产生两个独立的符合MIPI LP MODE协议要求的低速单端信号。

接收信号时：当接收的MIPI信号为HS MODE时，控制第一开关S1和第二开关S2关断，第三开关S3导通，配置为lvds33接收模式，在第一I/O接口Pad A和第二I/O接口Pad B接收高速差分信号，经过电阻网络3，接收器精确的接收第三电阻R3上的高速差分信号；当接收的MIPI信号为LP MODE时，控制第一开关S1导通，第二开关S2和第三开关S3关断，在第一I/O接口Pad A和第二I/O接口Pad B分别接收独立的符合MIPI LP MODE协议要求的低速单端信号，lvcmos12接收器分别接收低速信号。

在本实施例中，lvds33接收器是轨到轨的差分接收器，所以可以精确接收符合MIPI HS MODE协议要求的高速低压差分信号。本实施例quad的电源域是3.3V，I/O接口设置有电压转化模块对电源域进行转换，将3.3V转换为1.2V；这样I/O接口在输出配置为lvcmos33的时候，输入即可以配置为lvcmos33(即，电源域为3.3)，也可以配置为lvcmos12(即，电源域为1.2)。如果输入配置为lvcmos12，就可以直接接收符合MIPI LP MODE协议要求的低速单端信号，实现了双向MIPI接口。

值得说明的是，本实施例的基于FPGA通用接口的双向MIPI接口电路，在不做MIPI应用时，所述接口电路可以配置为通用接口，当四个I/O接口作为通用I/O接口时，此时第一开关S1，第二开关S2关断，四个I/O接口互不影响，第三开关S3根据协议要求设置为关断或导通状态。另外，也可以根据实际需求，将双向MIPI接口配置为单向的RX接收器，或配置为单向的TX的接收器，具体的工作原理如上描述，在此不再赘述。

本实施例的基于FPGA通用接口的双向MIPI接口电路，设置在FPGA芯片内部，不需要外接芯片，降低了用户使用的难度，减小了使用成本，而且，无需改变FPGA通用接口需求，同时兼容了MIPI接口。另外本实施例的基于FPGA通用接口的双向MIPI接口电路，MIPI信号的接收器和发送器均设置在一个quad中，任意一个quad可以根据需求配置为接收器和/或发送器，支持双向MIPI接口，而且使用同一的电源域，占用的I/O接口资源少，使用灵活度高；而且，基于FPGA的可配置性，各电阻网络的阻值可修调，输出信号的摆幅精确可控。

以上内容是结合具体的优选实施方式对本发明所作的进一步详细说明，不能认定本发明的具体实施只局限于这些说明。对于本发明所属技术领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干简单推演或替换，都应当视为属于本发明的保护范围。

Claims (8)

1.一种基于FPGA通用接口的双向MIPI接口电路，其特征在于，包括：FPGA芯片的四个I/O接口、分压电阻网络(1)、下拉电阻网络(2)和终端电阻网络(3)，其中，

所述四个I/O接口中至少有两个I/O接口为lvds信号的正、负端口；

所述分压电阻网络(1)包括第一分压电阻单元(11)和第二分压电阻单元(12)，所述第一分压电阻单元(11)连接在所述lvds信号的正端口与一个I/O接口之间，所述第二分压电阻单元(12)连接在所述lvds信号的负端口与另一个I/O接口之间；

所述下拉电阻网络(2)包括第一下拉电阻单元(21)和第二下拉电阻单元(22)，所述第一下拉电阻单元(21)连接在所述lvds信号的正端口与接地端之间，所述第二下拉电阻单元(22)连接在所述lvds信号的负端口与接地端之间；

所述终端电阻网络(3)连接在所述lvds信号的正端口与所述负端口之间。

2.根据权利要求1所述的基于FPGA通用接口的双向MIPI接口电路，其特征在于，所述lvds信号的正、负端口作为MIPI信号的双向接口(Dp，Dn)。

3.根据权利要求1所述的基于FPGA通用接口的双向MIPI接口电路，其特征在于，所述FPGA芯片的四个I/O接口为一个quad，其中两个接口的输出配置为lvds33，输入配置为lvds33，其余两个接口的输出均配置为lvcmos33，输入均配置为lvcmos12。

4.根据权利要求1所述的基于FPGA通用接口的双向MIPI接口电路，其特征在于，所述第一分压电阻单元(11)和所述第二分压电阻单元(12)均包括串接的第一开关(S1)和第一电阻(R1)。

5.根据权利要求1所述的基于FPGA通用接口的双向MIPI接口电路，其特征在于，所述第一下拉电阻单元(21)和所述第二下拉电阻单元(22)均包括串接的第二开关(S2)和第二电阻(R2)。

6.根据权利要求1所述的基于FPGA通用接口的双向MIPI接口电路，其特征在于，所述终端电阻网络(3)包括串接的第三开关(S3)和第三电阻(R3)。

7.根据权利要求1-6所述的任一项基于FPGA通用接口的双向MIPI接口电路，其特征在于，在不做MIPI应用时，所述接口电路可以配置为通用接口。

8.一种如权利要求1-6任一项所述的基于FPGA通用接口的双向MIPI接口电路的运行方法，其特征在于，包括：

导通下拉电阻网络(2)的第二开关(S2)，lvds33输出电路工作，所述MIPI信号的双向接口(Dp，Dn)输出符合MIPI HS MODE协议要求的高速差分信号；

导通分压电阻网络(1)的第一开关(S1)和下拉电阻网络(2)的第二开关(S2)，lvcmos33输出电路工作，所述MIPI信号的双向接口(Dp，Dn)分别输出两个独立的符合MIPI LP MODE协议要求的低速信号；

导通终端电阻网络(3)的第三开关(S3)，lvds33输入电路工作，所述MIPI信号的双向接口(Dp，Dn)接收符合MIPI HS MODE协议要求的高速差分信号，经过第三电阻(R3)完成信号输入；

导通分压电阻网络1的第一开关(S1)，lvcmos12输入电路工作，所述MIPI信号的双向接口(Dp，Dn)分别实现两个独立的符合MIPI LP MODE协议要求的低速信号输入。

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