CN116561035A - Fpga与mipi双向通信的方法、装置及电子设备 - Google Patents

Fpga与mipi双向通信的方法、装置及电子设备 Download PDF

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Abstract

本发明公开了一种FPGA与MIPI双向通信的方法，包括：配置差分IO为输出LVDS属性并用Vccaux为其发送电路供电，使能内置下拉电阻网络以发送MIPI高速差分信号；配置差分IO为输入LVDS属性并使能其差分电阻，用Vccaux为其接收电路供电，关断下拉电阻网络以接收MIPI高速差分信号；配置差分IO为输出lvcmos12属性并用Vccio=1.2V为其发送电路供电，关断下拉电阻网络以发送MIPI低速信号；配置差分IO为输入lvcmos12属性并用Vccio为其接收电路供电，关断下拉电阻网络以接收MIPI低速信号。本发明在FPGA片内兼容MIPI接口从而实现FPGA与MIPI双向通信。

Description

FPGA与MIPI双向通信的方法、装置及电子设备
技术领域
本发明属于电数字数据处理领域，具体涉及一种FPGA(Field-Programmable GateArray，现场可编程门阵列)与MIPI(Mobile Industry Processor Interface，移动产业处理器接口)双向通信的方法。
背景技术
MIPI是MIPI联盟发起的为移动应用处理器制定的开放标准和规范。随着FPGA的广泛使用，实际中经常会需要FPGA能够与MIPI接口通信。
目前FPGA与MIPI接口通信包括两种方式，一种采用桥接芯片，如Meticom公司的MC20001、MC20901等，另外一种是通过在FPGA片外搭建电阻网络实现将FPGA输出信号转化为MIPI接口信号。
然而，采用片外搭建电阻网络或桥接芯片实现MIPI接口，均会占用电路面积，且增加成本。因此，急需一种能够在FPGA片内兼容MIPI接口从而实现FPGA与MIPI双向通信的方案。
发明内容
为了解决现有技术中所存在的上述问题，本发明提供了一种FPGA与MIPI双向通信的方法、装置及电子设备。
本发明要解决的技术问题通过以下技术方案实现：
一种FPGA与MIPI双向通信的方法，包括：
MIPI高速模式下的信号发送方法：配置FPGA的一对IO为输出LVDS属性得到第一LVDS接口，并采用Vccaux为所述第一LVDS接口的发送电路供电，同时通过使能内置下拉电阻网络将所述第一LVDS接口的共模偏置电压钳位至符合MIPI高速模式下的发送标准，以利用所述第一LVDS接口发送MIPI高速差分信号；
MIPI高速模式下的信号接收方法：配置所述一对IO为输入LVDS属性并使能该对IO的差分电阻，得到第二LVDS接口，采用Vccaux为所述第二LVDS接口的接收电路供电，同时关断所述内置下拉电阻网络，以利用所述第二LVDS接口接收MIPI高速差分信号；
MIPI低速模式下的信号发送方法：配置所述一对IO为输出lvcmos12属性得到第一lvcmos12接口对，并采用Vccio=1.2V为所述第一lvcmos12接口对的发送电路供电，同时关断所述内置下拉电阻网络，以利用所述第一lvcmos12接口对发送MIPI低速信号；
MIPI低速模式下的信号接收方法：配置所述一对IO为输入lvcmos12属性得到第二lvcmos12接口对，并采用Vccio=1.2V为所述第二lvcmos12接口对的接收电路供电，同时关断所述内置下拉电阻网络，以利用所述第二lvcmos12接口对接收MIPI低速信号。
优选地，所述Vccaux=3.3V、2.5 V或1.8 V。
优选地，所述内置下拉电阻网络包括：第一下拉电阻和第二下拉电阻；
所述第一下拉电阻和所述第二下拉电阻分别用于对所述一对IO的两路子信号的电压进行钳位。
优选地，所述第一下拉电阻和所述第二下拉电阻的阻值均为100Ω。
优选地，所述FPGA与MIPI双向通信的方法还包括：在FPGA不需要与MIPI通信时，配置所述一对IO作为通用IO使用。
本发明还提供了一种FPGA与MIPI双向通信的装置，包括：
MIPI高速发送模块，包括：所述FPGA的一对IO以及内置下拉电阻网络；所述MIPI高速发送模块中，所述一对IO的发送电路由Vccaux供电，所述内置下拉电阻网络用于将所述一对IO的共模偏置电压钳位至符合MIPI高速模式下的发送标准；所述一对IO被配置为输出LVDS属性，用于发送MIPI高速差分信号；
MIPI高速接收模块，包括：所述一对IO；所述MIPI高速接收模块中，所述一对IO的接收电路由Vccaux供电，所述一对IO被配置为输入LVDS属性且该对IO的差分电阻被使能，该对IO用于接收MIPI高速差分信号；
MIPI低速发送模块，包括：所述一对IO；所述MIPI低速发送模块中，所述发送电路由Vccio=1.2V供电，所述一对IO被配置为输出lvcmos12属性，用于发送MIPI低速信号；
MIPI低速接收模块，包括：所述一对IO；所述MIPI低速接收模块中，所述接收电路由Vccio=1.2V供电，所述一对IO被配置为输入lvcmos12属性，用于接收MIPI低速信号。
优选地，所述Vccaux=3.3V、2.5 V或1.8 V。
优选地，所述内置下拉电阻网络包括：第一下拉电阻和第二下拉电阻；
所述第一下拉电阻和所述第二下拉电阻分别用于对所述一对IO的两路子信号的电压进行钳位。
优选地，所述第一下拉电阻和所述第二下拉电阻的阻值均为100Ω。
本发明还提供了一种电子设备，所述电子设备包括FPGA；所述FPGA被按照上述任一种FPGA与MIPI双向通信的方法进行配置，以通过所述FPGA实现所述电子设备与MIPI设备之间的通信。
本发明提供的FPGA与MIPI双向通信的方法，通过设置FPGA的一对IO并配合使能或关断FPGA的内置下拉电阻网络，实现了FPGA与MIPI的双向通信。该方法利用的IO资源少，且硬件结构简单，同时配置简单，只需根据MIPI协议里的高低速切换控制信号来切换IO属性，且不影响通用IO使用。
附图说明
图1是本发明实施例提供的一种FPGA与MIPI双向通信的方法所基于的硬件架构；
图2是本发明实施例提供的一种FPGA与MIPI双向通信的方法中，实现MIPI高速模式下的信号发送示意图；
图3是本发明实施例提供的一种FPGA与MIPI双向通信的方法中，实现MIPI高速模式下的信号接收示意图；
图4是本发明实施例提供的一种FPGA与MIPI双向通信的方法中，实现MIPI低速模式下的信号发送示意图；
图5是本发明实施例提供的一种FPGA与MIPI双向通信的方法中，实现MIPI低速模式下的信号接收示意图；
图6是本发明实施例提供的一种FPGA与MIPI双向通信的方法所基于的一种具体硬件架构；
图7是本发明实施例提供的一种FPGA与MIPI双向通信的装置的结构示意图；
图8是本发明实施例提供的一种电子设备与MIPI设备通信的示意图。
具体实施方式
下面结合具体实施例对本发明做进一步详细的描述，但本发明的实施方式不限于此。
为了更好地阐述本发明实施例的实现原理，首先对本发明实施例中涉及的基本概念进行说明：
FPGA：即现场可编程门阵列，它是在PAL(Programmable Array Logic，可编程阵列逻辑)、GAL(Generic Array Logic，通用阵列逻辑)、CPLD(Complex Programmable LogicDevice，复杂可编程逻辑器件)等可编程器件的基础上进一步发展的产物，它是作为专用芯片(ASIC，Application Specific Integrated Circuit)领域中的一种半定制电路而出现的，既解决了定制电路的不足，又克服了原有可编程器件门电路数有限的缺点。
MIPI：MIPI是MIPI联盟发起的为移动应用处理器制定的开放标准和规范，是目前主流的高速图像传输方式，主要应用在图像传感器与处理器、处理器与显示器之间传输数据。其中，图像传感器与处理器之间采用CSI(Camera Serial Interface，相机串行接口)传输数据，处理器与显示器之间采用DSI(Display Bus Interface，显示总线接口)传输数据，CSI和DSI接口均为MIPI接口，它们采用名为D-PHY的物理层链路进行传输，并将接口标准化，从而增加了设计灵活性，同时降低了成本、设计复杂度、功耗和EMI(电磁干扰)。D-PHY包括HS-TX，LP-TX，HS-RX，LP-RX；其中HS-TX对应高速发送，HS-RX对应高速接收，LP-TX对应低速发送，LP-RX对应低速接收。MIPI接口采用两路信号进行传输，其接口传输模式分为两种，高速传输模式(HS MODE)和低功耗传输模式(LP MODE)。当MIPI进行高速传输时，两路信号相当于高速差分接口，可传输高达500MHz的低压差分信号。当MIPI进行低功耗传输时，两路信号相当于各是LVCMOS12标准接口，传输幅度为1.2V的低速信号。
通用IO接口：用户可以在程序中设定的IO端口，也叫用户IO。
IOS：指FPGA的所有通用IO。
Vccio：有时也记为VCCO，是用于FPGA驱动IO的电压。该电压应该与其它连接到FPGA上的器件的电压匹配，因为FPGA经常要与多种不同电平接口的芯片通信，所以都会支持非常多的电平标准，这也是它的灵活性表现。FPGA为了能和多种不同的电平标准接口芯片通信，Vccio通常以BANK为界，相互之间是独立的，即一个BANK只能存在一种IO电压。一颗FPGA芯片具有多个BANK，每个BANK可以与一种电平接口芯片通信，如BANK 34与3.3V的MCU通信，BANK 35与2.5V的DDR芯片通信。
BANK：FPGA的IO接口被划分为若干个组(BANK)，每个BANK的接口标准由其接口电压(VCCO)决定，一个BANK只能有一种VCCO，不同BANK的VCCO可以不同。只有相同电气标准的端口才能连接在一起，VCCO相同是接口标准的基本条件。
Vccaux：FPGA并非一个单纯的数字逻辑芯片，内部也带有一些模拟组件，比如数字时钟管理组件，高端FPGA中还有高速串并转换器(serdes)、温度监控器件等模拟器件，这些模拟器件对电源噪声要求很高，所以需要一个独立稳定的电源进行供电。Vccaux就是为这些模拟器件提供电压，另外Vccaux还可以给部分IO供电。
LVDS：Low-Voltage Differential Signaling，即低电压差分信号；LVDS是一种低功耗、低误码率、低串扰和低辐射的差分信号技术，区别于传统的一根信号线一根地线的做法，差分传输在两根线上都传输信号，这两个信号的振幅相同，相位相反，在这两根线上的传输的信号就是差分信号；信号接收端通过比较这两个电压的差值来判断发送端发送的逻辑状态。
差分IO：FPGA的每个BANK均包含多个IO接口 (对应多个IO管脚)，该BANK的这些IO接口中有些只能作为单端IO，其余的则可以两两组合形成多对差分IO。
下面结合附图及具体实施方式，对本发明实施例提供的FPGA与MIPI双向通信的方法进行详细说明。有关本发明实施例的前述及其他技术内容、特点及功效，在以下配合附图的具体实施方式详细说明中即可清楚地呈现。通过具体实施方式的说明，可对本发明实施例为达成预定目的所采取的技术手段及功效进行更加深入且具体地了解，然而所附附图仅是提供参考与说明之用，并非用来对本发明实施例的技术方案加以限制。
为了在FPGA片内兼容MIPI接口从而实现FPGA与MIPI双向通，本发明实施例提供了一种FPGA与MIPI双向通信的方法，该方法包括：MIPI高速模式下的信号发送方法、MIPI高速模式下的信号接收方法、MIPI低速模式下的信号发送方法以及MIPI低速模式下的信号接收方法。
图1示出了本发明实施例提供的FPGA与MIPI双向通信的方法所基于的硬件架构。其中，IO A和IO B为FPGA的一对可配置为差分IO的接口，PAD A和PAD B分别是IO A和IO B对应的管脚；FPGA Pair IOS表示FPGA中能够组成差分接口的所有接口资源。
基于图1所示的硬件架构，本发明实施例中MIPI高速模式下的信号发送方法，包括：配置FPGA的一对IO为输出LVDS属性得到第一LVDS接口，并采用Vccaux为该第一LVDS接口的发送电路供电，同时通过使能内置下拉电阻网络将第一LVDS接口的共模偏置电压钳位至符合MIPI高速模式下的发送标准，以利用该第一LVDS接口发送MIPI高速差分信号。
具体的，参见图2所示，配置IO A和IO B为输出LVDS属性得到第一LVDS接口LVDS_1，并采用Vccaux为LVDS_1的发送电路供电，同时使能内置下拉电阻网络，由此MIPI高速差分信号即可从PAD A和PAD B输出。
基于图1所示的硬件架构，本发明实施例中MIPI高速模式下的信号接收方法，包括：配置上述一对IO为输入LVDS属性并使能该对IO的差分电阻，得到第二LVDS接口，采用Vccaux为该第二LVDS接口的接收电路供电，同时关断内置下拉电阻网络，以利用该第二LVDS接口接收MIPI高速差分信号。
具体的，参见图3所示，配置IO A和IO B为输入LVDS属性并使能它们的差分电阻r，得到第二LVDS接口LVDS_2，采用Vccaux为LVDS_2的接收电路供电，同时关断内置下拉电阻网络，由此即可利用PAD A和PAD B接收MIPI高速差分信号。
基于图1所示的硬件架构，本发明实施例中MIPI低速模式下的信号发送方法，包括：配置上述一对IO为输出lvcmos12属性得到第一lvcmos12接口对，采用Vccio为该第一lvcmos12接口对的发送电路供电，同时关断内置下拉电阻网络，以利用该第一lvcmos12接口对发送MIPI低速信号。
具体的，参见图4所示，配置IO A和IO B为输出lvcmos12属性得到第一lvcmos12接口对，可以理解该第一lvcmos12接口对包括被配置为输出lvcmos12属性的IO A和IO B；采用Vccio=1.2V为IO A和IO B的接收电路供电，同时关断内置下拉电阻网络，由此MIPI低速信号即可从PAD A和PAD B输出。
基于图1所示的硬件架构，本发明实施例中MIPI低速模式下的信号接收方法，包括：配置上述一对IO为输入lvcmos12属性得到第二lvcmos12接口对，采用Vccio=1.2V为该第二lvcmos12接口对的接收电路供电，同时关断内置下拉电阻网络，以利用该第二lvcmos12对接口接收MIPI低速信号。
具体的，参见图5所示，配置IO A和IO B为输入lvcmos12属性得到第二lvcmos12接口对，可以理解该第二lvcmos12接口对包括被配置为输入lvcmos12属性的IO A和IO B；采用Vccio=1.2V为IO A和IO B的接收电路供电，同时关断内置下拉电阻网络，由此即可利用PAD A和PAD B接收MIPI低速信号。
图2~图5所示实施例中，Vccaux=3.3 V、2.5 V或1.8 V。
在实际应用中，图2~图5所示实施例中的内置下拉电阻网络的具体结构可以存在多种。示例性的，如在图6中所示的，上述内置下拉电阻网络可以包括：第一下拉电阻R1和第二下拉电阻R2；该第一下拉电阻R1和第二下拉电阻R2分别用于对本发明实施例中被配置的一对IO的两路子信号的电压进行钳位。另外，图6中标记为S的对象代表可以使能或关断电阻的开关。
其中，第一下拉电阻和第二下拉电阻的阻值均为100Ω。
另外，在FPGA不需要与MIPI通信时，可以配置上述的一对IO(IO A和IO B)作为通用IO使用。
本发明实施例提供的FPGA与MIPI双向通信的方法，通过设置FPGA的一对IO并配合使能或关断FPGA的内置下拉电阻网络，实现了FPGA与MIPI的双向通信。该方法利用的IO资源少，且硬件结构简单，同时配置简单，只需根据MIPI协议里的高低速切换控制信号来切换IO属性，且不影响通用IO使用。
本发明实施例提供的方法应用于FPGA，该FPGA应用于电子设备，该电子设备可以包括台式计算机、便携式计算机、终端设备、图像传感(采集)设备或者显示设备等，本发明实施例对此不作限定。
基于同一发明构思，本发明实施例还提供了一种FPGA与MIPI双向通信的装置，如图7所示，该装置包括：
MIPI高速发送模块HS_TX，包括：FPGA的一对IO以及内置下拉电阻网络；该MIPI高速发送模块中，发送电路由Vccaux供电，内置下拉电阻网络用于将该对IO的共模偏置电压钳位至符合MIPI高速模式下的发送标准；该对IO被配置为输出LVDS属性，用于发送MIPI高速差分信号；
MIPI高速接收模块HS_RX，包括：上述一对IO；该MIPI高速接收模块中，该对IO的接收电路由Vccaux供电，该对IO被配置为输入LVDS属性且该对IO的差分电阻被使能，该对IO用于接收MIPI高速差分信号；
MIPI低速发送模块LP_TX，包括：上述一对IO；该MIPI低速发送模块中，该对IO的发送电路由Vccio=1.2V供电，该对IO被配置为输出lvcmos12属性，用于发送MIPI低速信号；
MIPI低速接收模块LP_RX，包括：上述一对IO；该MIPI低速接收模块中，该对IO的接收电路由Vccio=1.2V供电，该对IO被配置为输入lvcmos12属性，用于接收MIPI低速信号。
优选地，Vccaux=3.3 V、2.5 V或1.8 V。
优选地，内置下拉电阻网络包括：第一下拉电阻和第二下拉电阻；
第一下拉电阻和第二下拉电阻分别用于对上述一对IO的两路子信号的电压进行钳位。
优选地，第一下拉电阻和第二下拉电阻的阻值均为100Ω。
本发明实施例提供的FPGA与MIPI双向通信的装置中，通过设置FPGA的一对IO并配合使能或关断FPGA的内置下拉电阻网络，实现了FPGA与MIPI的双向通信。该装置利用的IO资源少，且硬件结构简单，同时配置简单，只需根据MIPI协议里的高低速切换控制信号来切换IO属性，且不影响通用IO使用。
在实际应用中，本发明实施例提供的FPGA与MIPI双向通信的装置可以集成在电子设备中，也可以作为一种独立的接口转换设备存在。
本发明实施例还提供了一种电子设备，参见图8所示，该电子设备包括FPGA，该FPGA被按照上述的任一种FPGA与MIPI双向通信的方法进行配置，以通过该FPGA实现所述电子设备与MIPI设备之间的通信。
需要说明的是，对于装置/电子设备实施例而言，由于其基本相似于方法实施例，所以描述的比较简单，相关之处参见方法实施例的部分说明即可。
需要说明的是，术语“第一”、“第二”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。应该理解这样使用的数据在适当情况下可以互换，以便这里描述的本公开实施例能够以除了在这里图示或描述的那些以外的顺序实施。以下示例性实施例中所描述的实施方式并不代表与本公开相一致的所有实施方式。相反，它们仅是与本公开的一些方面相一致的装置和方法的例子。
在本说明书的描述中，参考术语“一个实施例”、“一些实施例”、“示例”、“具体示例”、或“一些示例”等的描述意指结合该实施例或示例描述的具体特征或者特点包含于本发明的至少一个实施例或示例中。在本说明书中，对上述术语的示意性表述不必须针对的是相同的实施例或示例。而且，描述的具体特征或者特点可以在任何的一个或多个实施例或示例中以合适的方式结合。此外，本领域的技术人员可以将本说明书中描述的不同实施例或示例进行接合和组合。
尽管在此结合各实施例对本申请进行了描述，然而，在实施所要求保护的本申请过程中，本领域技术人员通过查看所述附图以及公开内容，可理解并实现所述公开实施例的其他变化。在本发明的描述中，“包括”一词不排除其他组成部分或步骤，“一”或“一个”不排除多个的情况，“多个”的含义是两个或两个以上，除非另有明确具体的限定。此外,相互不同的实施例中记载了某些措施，但这并不表示这些措施不能组合起来产生良好的效果。
以上内容是结合具体的优选实施方式对本发明所作的进一步详细说明，不能认定本发明的具体实施只局限于这些说明。对于本发明所属技术领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干简单推演或替换，都应当视为属于本发明的保护范围。

Claims (10)

1.一种FPGA与MIPI双向通信的方法，其特征在于，包括：
MIPI高速模式下的信号发送方法：配置FPGA的一对IO为输出LVDS属性得到第一LVDS接口，并采用Vccaux为所述第一LVDS接口的发送电路供电，同时通过使能内置下拉电阻网络将所述第一LVDS接口的共模偏置电压钳位至符合MIPI高速模式下的发送标准，以利用所述第一LVDS接口发送MIPI高速差分信号；
MIPI高速模式下的信号接收方法：配置所述一对IO为输入LVDS属性并使能该对IO的差分电阻，得到第二LVDS接口，采用Vccaux为所述第二LVDS接口的接收电路供电，同时关断所述内置下拉电阻网络，以利用所述第二LVDS接口接收MIPI高速差分信号；
MIPI低速模式下的信号发送方法：配置所述一对IO为输出lvcmos12属性得到第一lvcmos12接口对，并采用Vccio=1.2V为所述第一lvcmos12接口对的发送电路供电，同时关断所述内置下拉电阻网络，以利用所述第一lvcmos12接口对发送MIPI低速信号；
MIPI低速模式下的信号接收方法：配置所述一对IO为输入lvcmos12属性得到第二lvcmos12接口对，并采用Vccio=1.2V为所述第二lvcmos12接口对的接收电路供电，同时关断所述内置下拉电阻网络，以利用所述第二lvcmos12接口对接收MIPI低速信号。
2.根据权利要求1所述的FPGA与MIPI双向通信的方法，其特征在于，所述Vccaux=3.3V、2.5V或1.8V。
3.根据权利要求1所述的FPGA与MIPI双向通信的方法，其特征在于，所述内置下拉电阻网络包括：第一下拉电阻和第二下拉电阻；
所述第一下拉电阻和所述第二下拉电阻分别用于对所述一对IO的两路子信号的电压进行钳位。
4.根据权利要求3所述的FPGA与MIPI双向通信的方法，其特征在于，所述第一下拉电阻和所述第二下拉电阻的阻值均为100Ω。
5.根据权利要求1所述的FPGA与MIPI双向通信的方法，其特征在于，还包括：在FPGA不需要与MIPI通信时，配置所述一对IO作为通用IO使用。
6.一种FPGA与MIPI双向通信的装置，其特征在于，包括：
MIPI高速发送模块，包括：所述FPGA的一对IO以及内置下拉电阻网络；所述MIPI高速发送模块中，所述一对IO的发送电路由Vccaux供电，所述内置下拉电阻网络用于将所述一对IO的共模偏置电压钳位至符合MIPI高速模式下的发送标准；所述一对IO被配置为输出LVDS属性，用于发送MIPI高速差分信号；
MIPI高速接收模块，包括：所述一对IO；所述MIPI高速接收模块中，所述一对IO的接收电路由Vccaux供电，所述一对IO被配置为输入LVDS属性且该对IO的差分电阻被使能，该对IO用于接收MIPI高速差分信号；
MIPI低速发送模块，包括：所述一对IO；所述MIPI低速发送模块中，所述发送电路由Vccio=1.2V供电，所述一对IO被配置为输出lvcmos12属性，用于发送MIPI低速信号；
MIPI低速接收模块，包括：所述一对IO；所述MIPI低速接收模块中，所述接收电路由Vccio=1.2V供电，所述一对IO被配置为输入lvcmos12属性，用于接收MIPI低速信号。
7.根据权利要求6所述的FPGA与MIPI双向通信的装置，其特征在于，所述Vccaux=3.3V、2.5V或1.8V。
8.根据权利要求6所述的FPGA与MIPI双向通信的装置，其特征在于，所述内置下拉电阻网络包括：第一下拉电阻和第二下拉电阻；
所述第一下拉电阻和所述第二下拉电阻分别用于对所述一对IO的两路子信号的电压进行钳位。
9.根据权利要求8所述的FPGA与MIPI双向通信的装置，其特征在于，所述第一下拉电阻和所述第二下拉电阻的阻值均为100Ω。
10.一种电子设备，其特征在于，所述电子设备包括FPGA；所述FPGA被按照权利要求1~5任一项所述的FPGA与MIPI双向通信的方法进行配置，以通过所述FPGA实现所述电子设备与MIPI设备之间的通信。
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