CN116627872A - 一种在fpga片内实现mipi接口的方法及电子设备 - Google Patents

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Abstract

本发明公开了一种在FPGA片内实现MIPI接口的方法，包括：关断FPGA的两路LVCMOS12输出接口、使能LVCMOS差分接口，并使能FPGA的内置电阻网络，以利用两路LVCMOS12输出接口对应的两个管脚输出符合MIPI高速传输模式的高速差分信号；关断FPGA的LVCMOS差分接口、关断内置电阻网络，并使能两路LVCMOS12输出接口，以利用两个管脚输出符合MIPI低速传输模式的低速信号；内置电阻网络用于对LVCMOS差分接口输出的原始差分信号进行降压和钳位，形成高速差分信号；内置电阻网络连接两个管脚，以将高速差分信号连至两个管脚。本发明有效解决了FPGA芯片内部兼容MIPI接口的问题。

Description

一种在FPGA片内实现MIPI接口的方法及电子设备
技术领域
本发明属于电数字数据处理领域，具体涉及一种在FPGA(Field-ProgrammableGate Array，现场可编程门阵列)片内实现MIPI接口的方法及电子设备。
背景技术
MIPI(Mobile Industry Processor Interface，移动产业处理器接口)是MIPI联盟发起的为移动应用处理器制定的开放标准和规范。随着FPGA的广泛使用，实际中经常会需要FPGA能够与MIPI接口通信。
目前FPGA与MIPI接口通信包括两种方式，一种采用桥接芯片，如Meticom公司的MC20001、MC20901等，另外一种是通过在FPGA片外搭建电阻网络实现将FPGA输出信号转化为MIPI接口信号。
然而，采用片外搭建电阻网络或桥接芯片实现MIPI接口，均会占用电路面积，且增加成本。因此，急需一种能够在FPGA片内兼容MIPI接口的方案。
发明内容
为了解决现有技术中所存在的上述问题，本发明实施例提供了一种在FPGA片内实现MIPI接口的方法及电子设备。
本发明实施例要解决的技术问题通过以下技术方案实现：
一种在FPGA片内实现MIPI接口的方法，当实现MIPI高速传输模式时，所述方法包括：关断FPGA的两路LVCMOS12输出接口、使能FPGA的LVCMOS差分接口，并使能FPGA的内置电阻网络，以利用所述两路LVCMOS12输出接口对应的两个管脚输出符合MIPI高速传输模式的高速差分信号；
当实现MIPI低速传输模式时，所述方法包括：关断FPGA的LVCMOS差分接口、关断所述内置电阻网络，并使能所述两路LVCMOS12输出接口，以利用所述两个管脚输出符合MIPI低速传输模式的低速信号；
其中，所述内置电阻网络用于对所述LVCMOS差分接口输出的原始差分信号进行降压和钳位，形成所述高速差分信号；所述内置电阻网络连接所述两个管脚，以将所述高速差分信号连至所述两个管脚。
优选地，所述内置电阻网络，包括：分压电阻校准网络和下拉电阻校准网络；
所述分压电阻校准网络包括：第一分压电阻和第二分压电阻；
所述第一分压电阻和所述第二分压电阻分别用于对所述原始差分信号的两路子信号进行降压，得到两路降压差分信号；
所述下拉电阻校准网络包括：第一下拉电阻和第二下拉电阻；
所述第一下拉电阻和所述第二下拉电阻分别用于对所述两路降压差分信号进行钳位，得到所述高速差分信号。
优选地，所述LVCMOS差分接口对应的两个管脚为第一管脚和第二管脚；所述两路LVCMOS12输出接口对应的两个管脚为第三管脚和第四管脚；
所述第一分压电阻串接于所述第一管脚和所述第三管脚之间；
所述第二分压电阻串接于所述第二管脚和所述第四管脚之间；
所述第一下拉电阻的一端通过所述第一分压电阻电连接所述第一管脚，另一端接地；
所述第二下拉电阻的一端通过所述第二分压电阻电连接所述第二管脚，另一端接地。
优选地，所述第一分压电阻、所述第二分压电阻、所述第一下拉电阻以及所述第二下拉电阻的阻值通过如下公式计算：
其中，R1表示所述第一分压电阻的阻值；所述第一分压电阻和所述第二分压电阻的阻值相等；R3表示所述第一下拉电阻的的阻值；所述第一下拉电阻和所述第二下拉电阻的阻值相等；r表示所述LVCMOS差分接口的单路IO的内阻；R1、R3和r的单位均为Ω；Vcom表示所述LVCMOS差分接口的共模电压，单位为V；Iload为MIPI协议要求的差分输出驱动电流，单位为mA。
优选地，所述LVCMOS12输出接口和所述LVCMOS差分接口属于FPGA的不同BANK。
优选地，所述LVCMOS差分接口包括：差分LVCMOS25D。
优选地，所述LVCMOS12输出接口和所述LVCMOS差分接口属于FPGA的同一BANK。
优选地，所述LVCMOS12输出接口和所述LVCMOS差分接口属于FPGA的同一QUAD。
优选地，所述LVCMOS差分接口包括：差分LVCMOS12D。
本发明还提供了一种电子设备，包括：FPGA；所述FPGA被按照上述的任一种在FPGA片内实现MIPI接口的方法进行配置，以使所述电子设备与MIPI设备通信。
本发明实施例提供的在FPGA片内实现MIPI接口的方法，基于FPGA的片内电路/模块实现，不占用额外的电路面积，也不增加硬件成本，无需使用桥接芯片，且不影响通用IO使用，有效解决了FPGA芯片内部兼容MIPI接口的问题。
以下将结合附图及对本发明做进一步详细说明。
附图说明
图1是本发明实施例提供的方法所基于的硬件架构；
图2是本发明实施例提供的方法用于实现MIPI高速传输模式的示意图；
图3是本发明实施例提供的方法实现MIPI低速传输模式的示意图；
图4是本发明实施例提供的方法所基于的一种具体硬件架构；
图5是在图1或图4所示架构的基础上，当FPGA的IOS做通用IO使用时的示意图。
具体实施方式
下面结合具体实施例对本发明实施例做进一步详细的描述，但本发明的实施方式不限于此。
为了更好地阐述本发明实施例的实现原理，首先对本发明实施例中涉及的基本概念进行说明：
FPGA：即现场可编程门阵列，它是在PAL(可编程阵列逻辑)、GAL(通用阵列逻辑、CPLD(复杂可编程逻辑器件)等可编程器件的基础上进一步发展的产物，它是作为专用芯片(ASIC)领域中的一种半定制电路而出现的，既解决了定制电路的不足，又克服了原有可编程器件门电路数有限的缺点。
MIPI：MIPI是MIPI联盟发起的为移动应用处理器制定的开放标准和规范，是目前主流的高速图像传输方式，主要应用在图像传感器与处理器、处理器与显示器之间传输数据。其中，图像传感器与处理器之间采用CSI(Camera Serial Interface，相机串行接口)传输数据，处理器与显示器之间采用DSI(Display Bus Interface，显示总线接口)传输数据，CSI和DSI接口均为MIPI接口，它们采用名为D-PHY的物理层链路进行传输，并将接口标准化，从而增加了设计灵活性，同时降低了成本，设计复杂度，功耗和EMI(电磁干扰)。D-PHY包括HS-TX，LP-TX，HS-RX，LP-RX。MIPI接口采用两路信号进行传输，其接口传输模式分为两种，高速传输模式(HS MODE)和低功耗传输模式(LP MODE)。当MIPI进行高速传输时，两路信号相当于高速差分接口，可传输高达500Mhz的低压差分信号。当MIPI进行低功耗传输时，两路信号相当于各是LVCMOS12标准接口，传输幅度为1.2v的低速信号。
通用IO接口：用户可以在程序中设定的IO端口。
IOS：指FPGA的所有IO接口。
BANK：FPGA的IO接口被划分为若干个组(BANK)，每个BANK的接口标准由其接口电压(VCCO)决定，一个BANK只能有一种VCCO，不同BANK的VCCO可以不同。只有相同电气标准的端口才能连接在一起，VCCO相同是接口标准的基本条件。
QUAD：一个QUAD包括4组GT高速收发器，一个BANK包括很多接口标准一样的IO接口，QUAD为BANK中的一部分。
下面结合附图及具体实施方式，对本发明实施例提供的在FPGA片内实现MIPI接口的方法进行详细说明。有关本发明实施例的前述及其他技术内容、特点及功效，在以下配合附图的具体实施方式详细说明中即可清楚地呈现。通过具体实施方式的说明，可对本发明实施例为达成预定目的所采取的技术手段及功效进行更加深入且具体地了解，然而所附附图仅是提供参考与说明之用，并非用来对本发明实施例的技术方案加以限制。
为了解决FPGA芯片内部兼容MIPI接口的问题，本发明实施例提供了一种在FPGA片内实现MIPI接口的方法，该方法基于FPGA的片内电路/模块实现，不占用额外的电路面积，也不增加硬件成本，无需使用桥接芯片，且不影响通用IO使用，有效解决了FPGA芯片内部兼容MIPI接口的问题。
图1示出了本发明实施例所提供方法的基本硬件架构，其中FPGA IOS表示FPGA的所有IO接口，其中包含LVCMOS差分接口，图中用LVCMOSD表示，还包含两路LVCMOS12输出接口；PAD A和PAD B是LVCMOSD对应的管脚，PAD C和PAD D是两路LVCMOS12输出接口对应的管脚；R表示FPGA的内置电阻网络，其具体结构在下文中进行说明；接收设备是FPGA外接的设备。
基于图1所示的基本硬件架构，参见图2所示，当实现MIPI高速传输模式时，本发明实施例提供的方法包括：关断FPGA的两路LVCMOS12输出接口、使能FPGA的LVCMOS差分接口LVCMOSD，并使能FPGA的内置电阻网络R，以利用两路LVCMOS12输出接口对应的两个管脚(PAD C和PAD D)输出符合MIPI高速传输模式的高速差分信号。
参见图3所示，当实现MIPI低速传输模式时，本发明实施例提供的方法包括：关断FPGA的LVCMOS差分接口LVCMOSD、关断内置电阻网络R，并使能两路LVCMOS12输出接口，以利用两路LVCMOS12输出接口对应的两个管脚(PAD C和PAD D)输出符合MIPI低速传输模式的低速信号。
在一个实施例中，参见图4所示，内置电阻网络R，可以包括：分压电阻校准网络和下拉电阻校准网络；
其中，分压电阻校准网络包括：第一分压电阻R1和第二分压电阻R2；第一分压电阻R1和第二分压电阻R2分别用于对LVCMOSD输出的原始差分信号的两路子信号进行降压，得到两路降压差分信号；
下拉电阻校准网络包括：第一下拉电阻R3和第二下拉电阻R4；第一下拉电阻R3和第二下拉电阻R4分别用于对上述两路降压差分信号进行钳位，得到高速差分信号。
具体的，如图4所示，LVCMOS差分接口LVCMOSD对应的两个管脚为第一管脚PAD A和第二管脚PAD B；两路LVCMOS12输出接口对应的两个管脚为第三管脚PAD C和第四管脚PADD；第一分压电阻R1串接于第一管脚PAD A和第三管脚PAD C之间；第二分压电阻R2串接于第二管脚PAD B和第四管脚PAD D之间；第一下拉电阻R3的一端通过第一分压电阻R1电连接第一管脚PAD A，另一端接地；第二下拉电阻R4的一端通过第二分压电阻R2电连接第二管脚PAD B，另一端接地。
其中，第一分压电阻、第二分压电阻、第一下拉电阻以及第二下拉电阻的阻值通过如下公式计算：
这里，R1表示第一分压电阻的阻值；第一分压电阻和第二分压电阻的阻值相等；R3表示第一下拉电阻的的阻值；第一下拉电阻和第二下拉电阻的阻值相等；r表示LVCMOS差分接口的单路输出内阻；R1、R3和r的单位均为Ω；Vcom表示LVCMOS差分接口的共模电压，单位为V；Iload Iload为MIPI协议要求的差分输出驱动电流，单位为mA。
基于图2～4可以理解的是，通过开关S关断FPGA的两路LVCMOS12输出接口，使能FPGA的LVCMOS差分接口LVCMOSD，并根据LVCMOSD输出的电压标准校准下拉电阻校准网络和分压电阻校准网络的阻值，可以使FPGA的IOS进入MIPI的HS MODE传输，此时第三管脚PAD C和第四管脚PAD D外接的接收设备便可以接收来自于FPGA的高速差分信号。此外，通过开关S关断LVCMOSD、关断下拉电阻校准网络和分压电阻校准网络，并使能两路LVCMOS12输出接口，可以使FPGA的IOS进入MIPI的LP MODE传输，此时第三管脚PAD C和第四管脚PAD D外接的接收设备便可以接收来自于FPGA的低速信号。
此外，当FPGA的IOS做通用IO使用时，通过关断分压电阻校准网络和下拉电阻校准网络，PAD A～D分别输出各自IO的信号，互不影响，如图5所示。
综上可见，本发明实施例提供的在FPGA片内实现MIPI接口的方法，基于FPGA的片内电路/模块实现，不占用额外的电路面积，也不增加硬件成本，无需使用桥接芯片，且不影响通用IO使用，有效解决了FPGA芯片内部兼容MIPI接口的问题。
在本发明实施例中，LVCMOS12输出接口和LVCMOS差分接口可以属于FPGA的不同BANK，也可以属于同一BANK或者属于FPGA的IOS的同一QUAD。
示例性的，当LVCMOS12输出接口和LVCMOS差分接口属于不同BANK时，LVCMOS差分接口可以包括：差分LVCMOS25D。也就是说，LP MODE采用两路单端的LVCMOS12输出接口，HSMODE采用LVCMOS25D差分传输。
示例性的，当LVCMOS12输出接口和LVCMOS差分接口属于同一BANK时，LVCMOS差分接口可以包括：差分LVCMOS12D。也就是说，LP MODE采用两路单端的LVCMOS12输出接口，HSMODE采用LVCMOS12D差分传输。当然，这里说的LVCMOS12D和LVCMOS12也属于同一QUAD。
本发明实施例提供的方法应用于FPGA，该FPGA应用于电子设备。
基于相同的发明构思，本发明实施例还提供了一种电子设备，该电子设备包括：FPGA；该FPGA被按照上述任一种在FPGA片内实现MIPI接口的方法进行配置，以使该电子设备能够与MIPI设备通信，具体是能够向MIPI设备发送符合MIPI高速传输模式的高速差分信号或符合MIPI低速传输模式的低速信号。
在实际应用中，上述电子设备可以包括台式计算机、便携式计算机、终端设备、图像传感(采集)设备或者显示设备等，本发明实施例对此不作限定。
需要说明的是，术语“第一”、“第二”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。应该理解这样使用的数据在适当情况下可以互换，以便这里描述的本发明实施例实施例能够以除了在这里图示或描述的那些以外的顺序实施。以下示例性实施例中所描述的实施方式并不代表与本发明实施例相一致的所有实施方式。相反，它们仅是与本发明实施例的一些方面相一致的装置和方法的例子。
在本说明书的描述中，参考术语“一个实施例”、“一些实施例”、“示例”、“具体示例”、或“一些示例”等的描述意指结合该实施例或示例描述的具体特征或者特点包含于本发明的至少一个实施例或示例中。在本说明书中，对上述术语的示意性表述不必须针对的是相同的实施例或示例。而且，描述的具体特征或者特点可以在任何的一个或多个实施例或示例中以合适的方式结合。此外，本领域的技术人员可以将本说明书中描述的不同实施例或示例进行接合和组合。
尽管在此结合各实施例对本发明实施例进行了描述，然而，在实施所要求保护的本发明实施例过程中，本领域技术人员通过查看所述附图以及公开内容，可理解并实现所述公开实施例的其他变化。在本发明的描述中，“包括”一词不排除其他组成部分或步骤，“一”或“一个”不排除多个的情况，“多个”的含义是两个或两个以上，除非另有明确具体的限定。此外,相互不同的实施例中记载了某些措施，但这并不表示这些措施不能组合起来产生良好的效果。
以上内容是结合具体的优选实施方式对本发明所作的进一步详细说明，不能认定本发明的具体实施只局限于这些说明。对于本发明所属技术领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干简单推演或替换，都应当视为属于本发明的保护范围。

Claims (10)

1.一种在FPGA片内实现MIPI接口的方法，其特征在于，
当实现MIPI高速传输模式时，所述方法包括：关断FPGA的两路LVCMOS12输出接口、使能FPGA的LVCMOS差分接口，并使能FPGA的内置电阻网络，以利用所述两路LVCMOS12输出接口对应的两个管脚输出符合MIPI高速传输模式的高速差分信号；
当实现MIPI低速传输模式时，所述方法包括：关断FPGA的LVCMOS差分接口、关断所述内置电阻网络，并使能所述两路LVCMOS12输出接口，以利用所述两个管脚输出符合MIPI低速传输模式的低速信号；
其中，所述内置电阻网络用于对所述LVCMOS差分接口输出的原始差分信号进行降压和钳位，形成所述高速差分信号；所述内置电阻网络连接所述两个管脚，以将所述高速差分信号连至所述两个管脚。
2.根据权利要求1所述的在FPGA片内实现MIPI接口的方法，其特征在于，所述内置电阻网络，包括：分压电阻校准网络和下拉电阻校准网络；
所述分压电阻校准网络包括：第一分压电阻和第二分压电阻；
所述第一分压电阻和所述第二分压电阻分别用于对所述原始差分信号的两路子信号进行降压，得到两路降压差分信号；
所述下拉电阻校准网络包括：第一下拉电阻和第二下拉电阻；
所述第一下拉电阻和所述第二下拉电阻分别用于对所述两路降压差分信号进行钳位，得到所述高速差分信号。
3.根据权利要求2所述的在FPGA片内实现MIPI接口的方法，其特征在于，所述LVCMOS差分接口对应的两个管脚为第一管脚和第二管脚；所述两路LVCMOS12输出接口对应的两个管脚为第三管脚和第四管脚；
所述第一分压电阻串接于所述第一管脚和所述第三管脚之间；
所述第二分压电阻串接于所述第二管脚和所述第四管脚之间；
所述第一下拉电阻的一端通过所述第一分压电阻电连接所述第一管脚，另一端接地；
所述第二下拉电阻的一端通过所述第二分压电阻电连接所述第二管脚，另一端接地。
4.根据权利要求3所述的在FPGA片内实现MIPI接口的方法，其特征在于，所述第一分压电阻、所述第二分压电阻、所述第一下拉电阻以及所述第二下拉电阻的阻值通过如下公式计算：
其中，R1表示所述第一分压电阻的阻值；所述第一分压电阻和所述第二分压电阻的阻值相等；R3表示所述第一下拉电阻的的阻值；所述第一下拉电阻和所述第二下拉电阻的阻值相等；r表示所述LVCMOS差分接口的单路IO的内阻；R1、R3和r的单位均为Ω；Vcom表示所述LVCMOS差分接口的共模电压，单位为V；Iload为MIPI协议要求的差分输出驱动电流，单位为mA。
5.根据权利要求1所述的在FPGA片内实现MIPI接口的方法，其特征在于，所述LVCMOS12输出接口和所述LVCMOS差分接口属于FPGA的不同BANK。
6.根据权利要求6所述的在FPGA片内实现MIPI接口的方法，其特征在于，所述LVCMOS差分接口包括：差分LVCMOS25D。
7.根据权利要求1所述的在FPGA片内实现MIPI接口的方法，其特征在于，所述LVCMOS12输出接口和所述LVCMOS差分接口属于FPGA的同一BANK。
8.根据权利要求1所述的在FPGA片内实现MIPI接口的方法，其特征在于，所述LVCMOS12输出接口和所述LVCMOS差分接口属于FPGA的同一QUAD。
9.根据权利要求8或9所述的在FPGA片内实现MIPI接口的方法，其特征在于，所述LVCMOS差分接口包括：差分LVCMOS12D。
10.一种电子设备，其特征在于，包括：FPGA；所述FPGA被按照权利要求1～9任一项所述的在FPGA片内实现MIPI接口的方法进行配置，以使所述电子设备与MIPI设备通信。
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