CN116055654B - Mipi d_phy信号解析电路及方法、电子设备 - Google Patents

Abstract

本申请提供了一种MIPI D_PHY信号解析电路及方法、电子设备。解析电路包括CML转换模块、电平翻转模块、第二差分运算模块和FPGA芯片，FPGA芯片包括第一差分运算模块；CML转换模块用于将信号源提供的MIPI D_PHY信号转换为CML差分信号；第一差分运算模块用于将CML差分信号中的P端信号与N端信号进行差分运算，得到第一结果信号；电平翻转模块用于将MIPI D_PHY信号中的N端信号的电平状态翻转，得到N端电平翻转信号；第二差分运算模块用于将MIPI D_PHY信号中的P端信号与N端电平翻转信号进行差分运算，得到第二结果信号。

Description

MIPI D_PHY信号解析电路及方法、电子设备

技术领域

本申请涉及图像信号解析技术领域，尤其涉及一种MIPI D_PHY信号解析电路及方法、电子设备。

背景技术

MIPI（Mobile Industry Processor Interface，移动产业处理器接口）协议是MIPI 联盟（MIPI Alliance）提出的用于标准化移动终端系统各器件间通信的通信协议，被广泛运用在手机、平板、笔记本电脑、摄像机等设备的信号传输中。因采用MIPI接口的模组相较于并口具有速度快、传输数据量大、功耗低、抗干扰好的优点，所以越来越受到客户的青睐并在迅速增张。

在实际应用中，比如，在对显示屏进行Demura(亮色度均匀性)分析时，需要使用相机拍摄显示屏的图像，再将得到的例如为MIPI格式的图像数据传到上位机进行Demura分析。然而，当相机内部信号传输存在错误时，则上位机接收到的MIPI图像数据（例如为MIPID-PHY图像数据）也会错误，进而影响后期的数据分析，因此，对相机内部的信号传输质量进行检测具有确实的意义。

MIPI D_PHY(D_Physical Layer，高速和低功耗的物理层）信号作为MIPI信号的一种，其包括高速HS和低功率LP模式，二者具有不同的信号振幅、数据率。对MIPI D_PHY信号质量的一种可行的检测方法是：将MIPID_PHY信号中的HS信号与LP信号进行分离，再对分离后的HS信号与LP信号进行解析，以判断MIPI D_PHY信号的质量。

发明内容

有鉴于此，本申请开发出一种MIPI D_PHY信号解析电路及方法、电子设备。

第一方面，本申请提出一种MIPI D_PHY信号解析电路，包括CML转换模块、电平翻转模块、第二差分运算模块和FPGA芯片，所述FPGA芯片包括第一差分运算模块；

所述CML转换模块用于将信号源提供的MIPI D_PHY信号转换为CML差分信号；

所述第一差分运算模块用于将所述CML差分信号中的P端信号与N端信号进行差分运算，得到第一结果信号；

所述电平翻转模块用于将所述MIPI D_PHY信号中的N端信号的电平状态翻转，得到N端电平翻转信号；

所述第二差分运算模块用于将所述MIPI D_PHY信号中的P端信号与所述N端电平翻转信号进行差分运算，得到第二结果信号；

所述FPGA芯片用于根据所述第一结果信号解析所述MIPI D_PHY信号中的HS信号，根据所述第二结果信号解析所述MIPID_PHY信号中的LP信号。

在一些可能的实施方式中，所述FPGA芯片包括HS信号解析模块和LP信号解析模块，所述HS信号解析模块用于根据所述第一结果信号解析所述MIPI D_PHY信号中的HS信号，所述LP信号确定模块用于根据所述第二结果信号解析所述MIPI D_PHY信号中的LP信号。

在一些可能的实施方式中，所述电路还包括附加CML转换模块，所述附加CML转换模块用于将所述信号源提供的与所述MIPI D_PHY信号关联的时钟信号转换为CML时钟信号后，传送给所述FPGA芯片。

在一些可能的实施方式中，所述根据所述第一结果信号解析所述MIPI D_PHY信号中的HS信号，包括：根据所述第一结果信号和所述CML时钟信号，解析所述MIPI D_PHY信号中的HS信号；

所述根据所述第二结果信号解析所述MIPI D_PHY信号中的LP信号，包括：根据所述第二结果信号和所述CML时钟信号，解析所述MIPI D_PHY信号中的LP信号。

在一些可能的实施方式中，所述第二差分运算模块包括：

运放器；

依次串联后而接地的第一电阻和第二电阻，所述第一电阻与所述第二电阻的串联端连接至所述运放器的同相输入端；

第三电阻，所述第三电阻连接至所述运放器的反相输入端；

第四电阻，所述第四电阻连接于所述反相输入端和所述运放器的输出端之间；

其中，所述第一电阻用于接收所述MIPI D_PHY信号中的P端信号，所述第三电阻用于接收所述N端电平翻转信号，所述第一电阻、所述第二电阻、所述第三电阻和所述第四电阻具有相同的阻值。

在一些可能的实施方式中，所述第一差分运算模块包括：

运放器；

依次串联后而接地的第一电阻和第二电阻，所述第一电阻与所述第二电阻的串联端连接至所述运放器的同相输入端；

第三电阻，所述第三电阻连接至所述运放器的反相输入端；

第四电阻，所述第四电阻连接于所述反相输入端和所述运放器的输出端之间；

其中，所述第一电阻用于接收所述CML差分信号中的P端信号，所述第三电阻用于接收所述CML差分信号中的N端信号，所述第一电阻、所述第二电阻、所述第三电阻和所述第四电阻具有相同的阻值。

在一些可能的实施方式中，所述电平翻转模块包括：

运放器，所述运放器的同相输入端接地；

第五电阻，所述第五电阻连接至所述运放器的反相输入端；

第六电阻，所述连接于所述反相输入端和所述运放器的输出端之间；

其中，所述第五电阻用于接收所述MIPI D_PHY信号中的N端信号，所述第五电阻与所述第六电阻具有相同的阻值。

第二方面，本申请提出一种MIPI D_PHY信号解析方法，应用于如第一方面所述的电路，所述方法包括：

所述CML转换模块将信号源提供的MIPI D_PHY信号转换为CML差分信号；

所述第一差分运算模块将所述CML差分信号中的P端信号与N端信号进行差分运算，得到第一结果信号；

所述电平翻转模块将所述MIPI D_PHY信号中的N端信号的电平状态翻转，得到N端电平翻转信号；

所述第一差分运算模块将所述MIPI D_PHY信号中的P端信号与所述N端电平翻转信号进行差分运算，得到第二结果信号；

所述FPGA芯片根据所述第一结果信号解析所述MIPI D_PHY信号中的HS信号，根据所述第二结果信号解析所述MIPID_PHY信号中的LP信号。

在一些可能的实施方式中，所述方法还包括：

附加CML转换模块将所述信号源提供的与所述MIPI D_PHY信号关联的LVDS时钟信号转换为CML时钟信号；

所述根据所述第一结果信号解析所述MIPI D_PHY信号中的HS信号，包括：根据所述第一结果信号和所述CML时钟信号，确定出所述MIPI D_PHY信号中的HS信号；

所述根据所述第二结果信号解析所述MIPI D_PHY信号中的LP信号，包括：根据所述第二结果信号和所述CML时钟信号，确定出所述MIPI D_PHY信号中的LP信号。

在一些可能的实施方式中，所述方法包括：

将所述信号源提供的所述MIPI D_PHY信号分为两路，一路送至所述CML转换模块，另一路送至所述电平翻转模块和所述第二差分运算模块。

第三方面，本申请提出一种电子设备，包括如第一方面所述的电路。

根据本申请提出的解析电路和解析方法，巧妙地将MIPI D_PHY信号中的HS信号和LP信号分离开来，以分别对二者进行解析，能够容易地获知MIPI D_PHY信号的质量。而且，该解析电路的结构比较简单，减小了对国外芯片的依赖。

附图说明

为了更清楚地说明本申请实施例的技术方案，下面将对实施例的附图作简单地介绍，显而易见地，下面描述中的附图仅仅涉及本申请的一些实施例，而非对本申请的限制。

图1是本申请实施例提供的MIPI D_PHY信号解析电路的结构框图。

图2是图1中电平翻转模块和第二差分运算模块的连接示意图。

图3是MIPI D_PHY信号中的P端信号和N端信号的波形对比示意图。

图4是本申请实施例中MIPI D_PHY信号的P端信号与经过反相处理后得到的N端电平翻转信号波形对比示意图。

图5是本申请实施例中得到的第二结果信号的波形示意图。

图6是本申请实施例提供的MIPI D_PHY信号解析方法的流程图。

附图标记说明：

R1-第一电阻，R2-第二电阻，R3-第三电阻，R4-第四电阻，R5-第五电阻，R6-第六电阻。

具体实施方式

为使本申请的目的、技术方案和优点更加清楚，下面将结合本申请实施例的附图，对本申请实施例的技术方案进行清楚、完整地描述。显然，所描述的实施例是本申请的一部分实施例，而不是全部的实施例。基于所描述的本申请的实施例，本领域普通技术人员在无需创造性劳动的前提下所获得的所有其它实施例，都属于本申请保护的范围。可以理解，在不冲突的情况下，本文所描述的各个实施例的一些技术手段可相互替换或结合。

在本申请说明书和权利要求书的描述中，若存在术语“第一”、“第二”等，仅用于区分所描述的对象，不具有任何顺序或技术含义。由此，限定有“第一”、“第二”等的对象可以明示或者隐含地包括一个或者多个该对象。并且，“一个”或者“一”等类似词语，不表示数量限制，而是表示存在至少一个，“多个”表示不少于两个。

在本申请说明书和权利要求书的描述中，若存在术语“基于”、“根据”，用于描述影响确定的一个或多个因素。该术语不排除影响确定的附加因素。即，确定可仅基于这些因素或至少部分地基于这些因素。例如短语“基于A来确定B”，这种情况下，A为影响B的确定的因素，此短语不排除B的确定可能还基于C。

在本申请说明书的描述中，参考“一个实施例”或“一些实施例”等意味着在本申请的一个或多个实施例中包括结合该实施例描述的特定特征、结构或特点。由此，在本说明书中的不同之处出现的语句“在一个实施例中”、“在一些实施例中”、“在其他一些实施例中”、“在另外一些实施例中”等不是必然都参考相同的实施例，而是意味着“一个或多个但不是所有的实施例”，除非是以其他方式另外特别强调。

下面结合图1至图6描述根据本申请实施例提供的MIPI D_PHY信号解析电路和MIPI D_PHY信号解析方法，其中MIPI D_PHY信号解析电路（以下简称“该电路”）包括CML转换模块、电平翻转模块、第二差分运算模块和FPGA芯片，FPGA芯片包括第一差分运算模块。该电路可以在不使用专用桥接芯片的情况下将MIPI D_PHY信号中HS信号和LP信号的分离提取，以便在FPGA芯片内部对分离出的单独的HS信号或/和LP信号做相关处理。

CML转换模块用于将信号源提供的MIPI D_PHY信号转换为CML差分信号后，经由FPGA芯片的管脚传送给FPGA芯片的第一差分运算模块。第一差分运算模块用于将CML差分信号中的P端信号与N端信号进行差分运算，得到第一结果信号。

电平翻转模块用于将MIPI D_PHY信号中的N端信号的电平状态翻转（将N端信号由正电平翻转为幅值相同的负电平），得到N端电平翻转信号。第二差分运算模块用于将MIPID_PHY信号中的P端信号与N端电平翻转信号进行差分运算，得到第二结果信号。如图1所示，第一差分运算模块为FPGA芯片内部的电学结构，电平翻转模块和第二差分运算模块为FPGA芯片外部的电学结构。

FPGA芯片还包括HS信号解析模块和LP信号解析模块，其中，HS信号解析模块用于根据第一结果信号解析MIPI D_PHY信号中的HS信号，LP信号解析模块用于根据第二结果信号解析MIPI D_PHY信号中的LP信号。

本实施例提供的MIPI D_PHY信号解析方法（以下简称“该方法”）可以应用于图1所示的MIPI D_PHY信号解析电路，即该方法可由图1所示MIPI D_PHY信号解析电路中的各个硬件部分结合相应的软件程序来执行。请参见图6并结合图1，该方法包括：

S201，CML转换模块将信号源提供的MIPI D_PHY信号转换为CML差分信号后，经由FPGA芯片的管脚传送给FPGA芯片的第一差分运算模块。

为便于理解本实施例的方案，现结合图3对本实施例中MIPI D_PHY信号的相关特征进行介绍。

MIPI D_PHY信号中包含在时序上彼此穿插但不重叠的HS信号和LP信号。HS信号是包含P端信号和N端信号的高速LVDS差分信号，且P端信号的电平值一般在300mV与100mV之间切换，N端信号的电平值一般在100mV与300mV之间切换，且P端信号的电平值与N端信号的电平值在同一时刻不相等，若某一时钟周期下P端信号的电平值300mV、N端信号的电平值为100mV，则表示数据“1”，若某另一时钟周期下P端信号的电平值100mV、N端信号的电平值为300mV，则表示数据“0”。

LP信号为单端信号，其信号电平值在0与1.2V之间切换，更具体地，MIPI D_PHY信号中的LP信号虽然也是经由P端和N端两根差分线来传输，但P端和N端两根差分线上是相位和幅值均相同的一对信号。

图3是MIPI D_PHY信号中的P端信号与N端信号的电平示意图，其中，上方的波形图UP表示P端信号，下方的波形图UN表示N端信号。

由上述分析可知，HS信号的差分电平为非常微小的+200mV或-200mV，而图1中FPGA芯片无法通过其管脚读取这么小的高速LVDS差分信号。有利的是，大部分FPGA芯片都能够读取高速的CML差分信号，在该步骤201中，通过CML转换模块将包含MIPI D_PHY信号中的HS信号（连带LP信号）转换为CML差分信号后、向FPGA芯片的相应管脚传送，使得FPGA芯片能够间接地获取MIPI D_PHY信号中的HS信号。

对于MIPI D_PHY信号中的LP信号，其高电平值为1.2V=1200mV>>200mV，而且LP信号速率远低于HS信号速率，因此，相比于低摆幅高速率的HS信号，图1中FPGA芯片很容易经由其管脚接收和读取电平值高达1.2V且为低速率的LP信号。不过，由于MIPI D_PHY信号中的HS信号和LP信号在时序上彼此穿插等因素，故而难以仅让MIPI D_PHY信号中的HS信号经由CML转换模块转换成CML差分信号后送至FPGA芯片、而将MIPI D_PHY信号中的LP信号不经由CML转换模块地直接送至FPGA芯片。因而，在本实施例中，将MIPI D_PHY信号中的HS信号和LP信号都经由CML转换模块转换成CML差分信号后送至FPGA芯片，再以相应办法将该CML差分信号中与LP信号对应的部分剔除、而仅保留该CML差分信号中与HS信号对应的部分，该办法将在随后进行详述。

LP信号为单端信号，其信号电平值在0与1.2V之间切换，更具体地，MIPI D_PHY信号中的LP信号虽然也是经由P端和N端两根差分线来传输，但P端和N端两根差分线上是相位和幅值均相同的一对信号，如图3。

S202，第一差分运算模块将CML差分信号中的P端信号与N端信号进行差分运算，得到第一结果信号。

为方便说明，将由CML转换模块传送给FPGA芯片的CML差分信号分为两种——第一CML差分信号和第二CML差分信号，其中，第一CML差分信号与MIPI D_PHY信号中的HS信号对应，第二MIPI D_PHY信号与MIPI D_PHY信号中的LP信号对应。即，MIPID_PHY信号中的HS信号经CML转换模块转换成第一CML差分信号，MIPI D_PHY信号中的LP信号经CML转换模块转换成第二CML差分信号。

上已述及，对于MIPI D_PHY信号中的HS信号，其P端信号和N端信号的电平值在同一时刻不相等；而对于MIPI D_PHY信号中的LP信号，虽然也是经由P端和N端两根差分线来传输，但P端和N端两根差分线上是在同一时刻下相位和幅值均相同的一对信号。因此，在该步骤S202中，第一差分运算模块将第一CML差分信号中的P端信号与N端信号进行差分运算而得到的结果信号一的电平值不为零，而将第而CML差分信号中的P端信号与N端信号进行差分运算而得到的结果信号二的电平值始终为零。这样，由前述结果信号一和结果信号二共同构成的前述第一结果信号，在持续的零电平处对应MIPI D_PHY信号中的LP信号，在非零电平处对应MIPID_PHY信号中的HS信号，这样的第一结果信号相当于只保留了MIPI D_PHY信号中的HS信号，而滤除了MIPID_PHY信号中的LP信号。

S203，电平翻转模块将MIPI D_PHY信号中的N端信号的电平状态翻转，得到N端电平翻转信号。

S204，第二差分运算模块将MIPI D_PHY信号中的P端信号与前述N端电平翻转信号进行差分运算，得到第二结果信号。

如上文所说的那样，MIPI D_PHY信号包含HS信号和LP信号，HS信号中的P端信号电平值与N端信号的电平值始终不同，LP信号的P端信号与N端信号在电平值和电平相位上始终保持一致。因而，请参见图4和图5，图4中下方的波形图U0表示MIPI D_PHY信号的 N端信号经由电平翻转模块进行电平翻转处理后得到的N端电平翻转信号的电平波形，图4中上方的波形图UP表示MIPI D_PHY信号的P端信号的电平波形，图5为第二结果信号的电平波形图。经过步骤S203的处理，对于MIPI D_PHY信号中的HS信号，其P端信号与得到的N端电平翻转信号进行差分运算后，得到的电平值始终为400mV的固定值，该持续的400mV电平信号送至FPGA芯片时，可被FPGA芯片识别为一直拉低的低电平，FPGA芯片能够容易地将该持续的低电平信号判断为不是LP信号（将此部分信号的数据滤除）。而对于MIPI D_PHY信号中的LP信号，其P端信号与得到的N端电平翻转信号的电平状态始终保持相反（P端信号的电平为正，N端电平翻转信号为负）、但幅值相同，经由第一差分运算模块进行差分运算后，得到的电平摆幅为2.4V=2400mV>>400mV，摆幅高达2.4V的电平信号能够容易地被FPGA芯片识别，例如该信号可以直接送至FPGA芯片的2.5V_BANK IO引脚。因此，这样的第二结果信号发送给FPGA芯片后，可由FPGA芯片轻易地解析出MIPI D_PHY信号中的LP信号，并滤除MIPI D_PHY信号中的HP信号。

请再参见图1，由信号源提供的初始的MIPI D_PHY信号被分为两路，一路送至CML转换模块，另一路送至电平翻转模块和第二差分运算模块，具体而言，前述另一路MIPI D_PHY信号中的P端信号送至第二差分运算模块的同相输入端，前述另一路MIPID_PHY信号中的N端信号送至电平翻转模块、再经由电平翻转模块进行电平翻转处理后送至第二差分运算模块的反相输入端。

如图5所示，本实施例中第二差分运算模块包括运放器、第一电阻R1、第二电阻R2、第三电阻R3和第四电阻R4，第一电阻R1、第二电阻R2、第三电阻R3和第四电阻R4具有相同的阻值。

第一电阻和第二电阻依次串联后而接地，且第一电阻与第二电阻的串联端连接至运放器的同相输入端。第三电阻连接至运放器的反相输入端。第四电阻连接于运放器的反相输入端和运放器的输出端之间。其中，第一电阻用于接收MIPI D_PHY信号中的P端信号，第三电阻用于接收N端电平翻转信号。

在图2中，设P端信号信号的电平值为UP，N端信号的电平值为UN，则：

N端电平翻转信号的电平值U0=-UN；

根据运放虚短、虚断的特点，第二差分运算模块中运放器的同相输入端和反相输入端的电平值均为UP/2，根据欧姆定律和分压原理，可计算出运放器的输出端的电平值UNP=UP-（-UN）=UP+UN。

第一差分运算模块的电路结构与前述第二差分运算模块相同，在此不做赘述。

请再参见图2，在本实施例中，电平翻转模块被构造为差分运算电路，其包括另一个运放器（即图2中左侧的运放器）、第五电阻R5和第六电阻R6，且第五电阻R5与第六电阻R6具有相同的阻值。

在该电平翻转模块中，运放器的同相输入端接地，第五电阻R5连接至运放器的反相输入端，运放器的输出端连接至前述第三电阻R3。第六电阻R6连接于运放器的反相输入端和运放器的输出端之间。其中，第五电阻R5用于接收MIPI D_PHY信号中的N端信号。

在该电平翻转模块中，运放器同相输入端的电平为零，根据该电平翻转模块自身的电学特性，可知运放器反相输入端的电平与同相输入端的电平相同，也为零，即第五电阻R5与第六电阻R6连接处的电平。第五电阻R5与第六电阻R6具有相同的阻值，所以可知运放器输出端的电平值为N端信号电平值的翻转值，即U0=-UN。

S205，HS信号解析模块根据第一结果信号解析MIPI D_PHY信号中的HS信号，LP信号解析模块根据第二结果信号解析MIPI D_PHY信号中的LP信号。

如上文所说的那样，第一结果信号中的LP信号成分以及第二结果信号中的HS信号成分均表现为持续的低电平状态，因而FPGA芯片可以容易地将其滤除。基于此，FPGA芯片的HS信号解析模块可以根据第一结果信号解析出MIPID_PHY信号中的HS信号，FPGA芯片的LP信号解析模块可以根据第二结果信号解析出MIPI D_PHY信号中的LP信号，得到相互分离的HS信号和LP信号，以便分别单独地对HS信号和LP信号进行后序处理。

信号源在发送MIPI D_PHY信号时，还会发送与之关联的时钟信号（该时钟信号位于MIPI D_PHY信号的CLK链路上）给接收端，以便接收端能够根据该时钟信号解析出其接收到的MIPID_PHY信号中的数据。时钟信号为高速的LVDS时钟信号，图1中的FPGA芯片不能直接接收和识别该高速的LVDS时钟信号。对此，请再参见图1，本实施例的电路还包括附加CML转换模块，附加CML转换模块用于将信号源提供的与MIPI D_PHY信号关联的时钟信号转换为CML时钟信号后，传送给FPGA芯片。进一步地，步骤S205中的根据第一结果信号解析MIPID_PHY信号中的HS信号，具体包括：根据第一结果信号和前述CML时钟信号，解析MIPI D_PHY信号中的HS信号；步骤S205中的根据第二结果信号解析MIPI D_PHY信号中的LP信号，具体包括：根据第二结果信号和前述CML时钟信号，解析MIPID_PHY信号中的LP信号。

本申请实施例还提供了一种电子设备，该电子设备配置有上述的MIPI D_PHY信号解析电路。

Claims (11)

1.一种MIPI D_PHY信号解析电路，其特征在于，包括CML转换模块、电平翻转模块、第二差分运算模块和FPGA芯片，所述FPGA芯片包括第一差分运算模块；

所述CML转换模块用于将信号源提供的MIPI D_PHY信号转换为CML差分信号；

所述第一差分运算模块用于将所述CML差分信号中的P端信号与N端信号进行差分运算，得到第一结果信号；

所述电平翻转模块用于将所述MIPI D_PHY信号中的N端信号的电平状态翻转，得到N端电平翻转信号；

所述第二差分运算模块用于将所述MIPI D_PHY信号中的P端信号与所述N端电平翻转信号进行差分运算，得到第二结果信号；

所述FPGA芯片用于根据所述第一结果信号解析所述MIPI D_PHY信号中的HS信号，根据所述第二结果信号解析所述MIPI D_PHY信号中的LP信号。

2.根据权利要求1所述的电路，其特征在于，所述FPGA芯片包括HS信号解析模块和LP信号解析模块，所述HS信号解析模块用于根据所述第一结果信号解析所述MIPI D_PHY信号中的HS信号，所述LP信号确定模块用于根据所述第二结果信号解析所述MIPI D_PHY信号中的LP信号。

3.根据权利要求2所述的电路，其特征在于， 所述电路还包括附加CML转换模块，所述附加CML转换模块用于将所述信号源提供的与所述MIPI D_PHY信号关联的时钟信号转换为CML时钟信号后，传送给所述FPGA芯片。

4.根据权利要求3所述的电路，其特征在于，所述根据所述第一结果信号解析所述MIPID_PHY信号中的HS信号，包括：根据所述第一结果信号和所述CML时钟信号，解析所述MIPID_PHY信号中的HS信号；

所述根据所述第二结果信号解析所述MIPI D_PHY信号中的LP信号，包括：根据所述第二结果信号和所述CML时钟信号，解析所述MIPI D_PHY信号中的LP信号。

5.根据权利要求1所述的电路，其特征在于，所述第二差分运算模块包括：

运放器；

依次串联后而接地的第一电阻和第二电阻，所述第一电阻与所述第二电阻的串联端连接至所述运放器的同相输入端；

第三电阻，所述第三电阻连接至所述运放器的反相输入端；

第四电阻，所述第四电阻连接于所述反相输入端和所述运放器的输出端之间；

其中，所述第一电阻用于接收所述MIPI D_PHY信号中的P端信号，所述第三电阻用于接收所述N端电平翻转信号，所述第一电阻、所述第二电阻、所述第三电阻和所述第四电阻具有相同的阻值。

6.根据权利要求1所述的电路，其特征在于，所述第一差分运算模块包括：

运放器；

依次串联后而接地的第一电阻和第二电阻，所述第一电阻与所述第二电阻的串联端连接至所述运放器的同相输入端；

第三电阻，所述第三电阻连接至所述运放器的反相输入端；

第四电阻，所述第四电阻连接于所述反相输入端和所述运放器的输出端之间；

其中，所述第一电阻用于接收所述CML差分信号中的P端信号，所述第三电阻用于接收所述CML差分信号中的N端信号，所述第一电阻、所述第二电阻、所述第三电阻和所述第四电阻具有相同的阻值。

7.根据权利要求1所述的电路，其特征在于，所述电平翻转模块包括：

运放器，所述运放器的同相输入端接地；

第五电阻，所述第五电阻连接至所述运放器的反相输入端；

第六电阻，所述连接于所述反相输入端和所述运放器的输出端之间；

其中，所述第五电阻用于接收所述MIPI D_PHY信号中的N端信号，所述第五电阻与所述第六电阻具有相同的阻值。

8.一种MIPI D_PHY信号解析方法，应用于如权利要求1至7中任一项所述的电路，其特征在于，所述方法包括：

所述CML转换模块将信号源提供的MIPI D_PHY信号转换为CML差分信号；

所述第一差分运算模块将所述CML差分信号中的P端信号与N端信号进行差分运算，得到第一结果信号；

所述电平翻转模块将所述MIPI D_PHY信号中的N端信号的电平状态翻转，得到N端电平翻转信号；

所述第一差分运算模块将所述MIPI D_PHY信号中的P端信号与所述N端电平翻转信号进行差分运算，得到第二结果信号；

所述FPGA芯片根据所述第一结果信号解析所述MIPI D_PHY信号中的HS信号，根据所述第二结果信号解析所述MIPI D_PHY信号中的LP信号。

9.根据权利要求8所述的方法，其特征在于，所述方法还包括：

附加CML转换模块将所述信号源提供的与所述MIPI D_PHY信号关联的时钟信号转换为CML时钟信号；

所述根据所述第一结果信号解析所述MIPI D_PHY信号中的HS信号，包括：根据所述第一结果信号和所述CML时钟信号，确定出所述MIPI D_PHY信号中的HS信号；

所述根据所述第二结果信号解析所述MIPI D_PHY信号中的LP信号，包括：根据所述第二结果信号和所述CML时钟信号，确定出所述MIPI D_PHY信号中的LP信号。

10.根据权利要求8所述的方法，其特征在于，所述方法包括：

将所述信号源提供的所述MIPI D_PHY信号分为两路，一路送至所述CML转换模块，另一路送至所述电平翻转模块和所述第二差分运算模块。

11.一种电子设备，其特征在于，包括如权利要求1至7中任一项所述的电路。

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