CN106463953A - 用于减少电路中的泄漏电流的偏置技术和电路布置 - Google Patents

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Abstract

一种装置包括输入/输出(I/O)管脚和静电放电器件。该静电放电器件耦合至该I/O管脚和电压调节器。

Description

用于减少电路中的泄漏电流的偏置技术和电路布置
相关申请的交叉引用
本申请要求于2014年5月29日提交的共同所有的美国临时专利申请No.62/004,740以及于2015年4月20日提交的美国非临时专利申请No.14/691,461的优先权，上述申请的内容通过引用全文结合于此。
技术领域
本公开总体上涉及电子器件，尤其涉及集成电路。
背景技术
随着集成电路(IC)制造商专注于更为小型化的几何尺寸从而实现转换速度的提升和功耗的降低，他们继续缩减其IC中的晶体管、互连和分层的尺寸。相对应的物理尺寸的减小使得IC更容易由于静电放电(ESD)事件而被损坏。因此，一些IC被设计有允许它们承受ESD所生成的脉冲的内部ESD保护，这与组装之前的操控或者IC被组装在终端用户设备中之后的ESD事件相一致。
变换至更为小型化的几何尺寸也使得IC设计中的泄漏电流管理的重要性有所增加。泄漏电流是在IC内的电路被断电时流过的电流。泄漏电流还源自于流过ESD保护电路的电流或者连接在电源和接地管脚之间的线夹的电流，其对应于该IC的某些输入和输出。例如，从65nm制造工艺变换为28nm制造工艺由于更为小型化的晶体管几何尺寸而导致了泄漏电流大约十倍的增长。
此外，为了延长便携式电子设备中的电池寿命，期望减小泄漏电流。
一些常规的功率管理技术将集成电路连接至单独的开关模式电源或单独的低压降调节器。这些供电设备的相应输出在想要节省功率时被收缩或降低至接地。虽然这些布置避免或减小了泄漏电流，但是从单独供电设备接收功率的电路的重新配置通常要求高的瞬时电流并且对于整体电流泄漏作出贡献，其中重新配置包括从关闭或功率节省模式切换至开启或标称功率模式。此外，向电子设备中的IC或者具有多个IC的模块分配专用的开关模式电源或低压降调节器增加了材料的支出以及电子设备的大小。
附图说明
在附图中，除非另外有所指示，否则同样的附图标记贯穿各个视图而指代同样的部分。对于诸如“102a”或“102b”的具有字母字符指定的附图标记而言，该字母字符指定可以对相同示图中的两个同样的部分或要素进行区分。针对附图标记的字母字符指定在想要附图标记在所有示图中都包含具有相同附图标记的所有部分时可以被省略。
图1是示出与无线通信系统进行通信的无线设备的示图。
图2是可以在图1的无线设备中使用的组件的示图。
图3是示出经调节的电压域中的ESD器件的示例性实现的示图。
图4是示出具有受到调节的第一保护电路元件和ESD保护单元的IC的示例性实现的示图。
图5是示出图4的ESD保护单元的示例性实现的示图。
图6是示出图4的头端开关(head switch)的示例的示图。
图7是示出可以在图6的电路中使用的示例性组件的示图。
图8是示出包括图7的头端开关的IC的示例的示图。
图9是图示对具有受到调节的第一保护电路元件和ESD保护单元的IC进行操作的方法的流程图。
具体实施方式
用词“示例性”在这里被用来表示“用作示例、实例或说明”。在这里被描述为“示例性”的任何方面都并非必然被理解为相对于其它方面是优选或有利的。
图1是示出与无线通信系统120进行通信的无线设备110的示图。无线通信设备120可以是长期演进(LTE)系统、码分多址(CDMA)系统、全球移动通信(GSM)系统、无线局域网(WLAN)系统或者一些其它无线系统。CDMA系统可以实施宽带CDMA(WCDMA)、CDMA 1X、演进数据优化(EVDO)、时分同步CDMA(TD-SCDMA)或者CDMA的一些其它版本。为了简明，图1示出了包括两个基站130和132以及一个系统控制器140的无线通信系统120。通常，无线通信系统可以包括任意数量的基站和任意网络实体的集合。
无线设备110也可以被称作用户设备(UE)、移动站点、终端、接入终端、订户单元、站点等。无线设备110可以是蜂窝电话、智能电话、平板电脑、无线调制解调器、个人数字助理(PDA)、手持设备、膝上计算机、智能本、上网本、平板电脑、无绳电话、无线本地环路(WLL)站点、蓝牙设备等。无线设备110可以与无线通信系统120进行通信。无线设备110还可以接收来自广播站点(例如，广播站点134)的信号、来自一个或多个全球导航卫星系统(GNSS)中的卫星(例如，卫星150)的信号等。无线设备110可以支持用于无线通信的一种或多种无线电技术，诸如LTE、WCDMA、CDMA 1X、EVDO、TD-SCDMA、GSM、802.11等。
无线设备110可以支持载波聚合，其包括对多个载波进行的操作。载波聚合也可以被称作多载波操作。无线设备110能够在低带(LB)频带组(例如，其中一个或多个频带中所包括的最高频率不超过1000兆赫(MHz)的一个或多个频带的“带组”)、中间带(MB)频带组(例如，其中一个或多个频带中所包括的最低频率超过1000MHz并且其中一个或多个频带中所包括的最高频率不超过2300MHz的一个或多个频带的带组)和/或高带(HD)频带组(例如，其中一个或多个频带中所包括的最低频率超过2300MHz的一个或多个频带的带组)中进行操作。例如，低带可以覆盖698MHz至960MHz，中间带可以覆盖1475MHz至2170MHz，并且高带可以覆盖2300MHz至2690MHz和3400MHz至3800MHz。低带、中间带和高带被称作带的三个群组(或带组)，其中每个带组包括多个频带(或简称为“带”)。在一些实现中，每个带可以具有小于或等于200MHz的带宽并且可以包括一个或多个载波。在LTE中，每个载波可以覆盖达20MHz。LTE Release 11支持35个带，它们被称作LTE/UMTS带并且被列举在3GPP TS 36.101中。
无线设备110可以包括输入/输出(I/O)管脚和电压调节器，电压调节器被配置为在调节器输出节点处输出经调节的电压。无线设备110还可以包括静电放电器件，诸如关于图2所描述的，其耦合至该I/O管脚和电压调节器。
图2示出了图1中的无线设备110的示例性设计的框图，其包括经调节的电压域208中的ESD器件204。在该示例性设计中，无线设备110包括耦合至主天线210的收发器220、耦合至辅天线212的收发器222以及数据处理器/控制器280。收发器220包括多个(K个)接收器230pa至230pk以及多个(K个)发射器250pa至250pk，从而支持多个频带、多种无线电技术、载波聚合等。收发器222包括多个(L个)接收器230sa至230sl以及多个(L个)发射器250sa至250sl，从而支持多个频带、多种无线电技术、载波聚合、接收分集、从多个发射天线至多个接收天线的多输入多输出(MIMO)传输等。
在图2所示的示例性设计中，每个接收器230pa至230pk和230sa至230sl分别包括LNA 240pa至240pk和240sa至240sl以及接收电路242pa至242pk和242sa至242sl。对于数据接收而言，主天线210接收来自基站和/或其它发射器站点的信号并且提供所接收到的RF信号，该RF信号通过天线接口电路224进行路由并且作为针对所选择的接收器(例如，接收器230pk)的输入RF信号而呈现。以类似的方式，辅天线212接收来自基站和/或其它发射器站点的信号并且提供所接收到的RF信号，该RF信号通过天线接口电路226进行路由并且作为针对所选择的接收器的输入RF信号而呈现。
天线接口电路224可以包括开关、双工器、发射滤波器、接收滤波器、匹配电路等。以下描述假设接收器230pk是所选择的接收器。在接收器230pk内，LNA 240pk对输入RF信号进行放大并且提供输出RF信号。
接收电路242pk可以将该输出RF信号从RF下变频至基带，对经下变频的信号进行放大和滤波，并且向数据处理器/控制器280提供模拟输入信号。接收电路242pk可以包括混频器、滤波器、放大器、匹配电路、振荡器、本地振荡器(LO)、生成器、锁相环(PLL)等。收发器220、222中的每个其余接收器230pa、230sa、230sl可以以与接收器230pk类似的方式进行操作。
在图2所示的示例性设计中，每个发射器250pa至250pk和250sa至250sl分别包括发射电路252pa至252pk和252sa至252sl以及功率放大器(PA)254pa至254pk和254sa至254sl。对于数据发射而言，数据处理器/控制器280处理(例如，编码和调制)待发射的数据并且向所选择的发射器提供模拟输出信号。以下描述假设发射器250pa是所选择的发射器。在发射器250pa内，发射电路252pa将模拟输出信号放大、滤波并从基带上变频至RF，并且提供经调制的RF信号。发射电路252pa可以包括放大器、滤波器、混频器、匹配电路、振荡器、LO生成器、PLL等。PA 254pa接收并放大该经调制的RF信号并且提供发射RF信号。该发射RF信号通过天线接口电路224进行路由并且经由主天线210进行发射。收发器220、222中的每个其余发射器250pk、250sa、250sl可以以与发射器250pa相似的方式进行操作。
图2示出了接收器230pa至230pk和230sa至230sl以及发射器250pa至250pk和250sa至250sl的示例性设计。接收器和发射器还可以包括图2中并未示出的其它电路，诸如滤波器、匹配电路等。收发器220和222的全部或一部分可以在一个或多个模拟集成电路(IC)、RF IC(RFIC)、混合信号IC等上实施。例如，LNA 240pa至240pk和240sa至240sl以及接收电路242pa至242pk和242sa至242sl可以在一个模块上实施，其可以是RFIC等。收发器220和222中的电路也可以以其它方式来实施。
图2图示出收发器220的接收器230pa至230pk和发射器250pa至250pk中的每一个可以经由输入/输出(I/O)管脚(诸如代表性I/O管脚294)耦合至数据处理器/控制器280。ESD器件204耦合在一个或多个管脚(诸如被图示为代表性管脚294的一个或多个I/O管脚)与电压调节器202的输出处的电压调节器输出节点203之间。电压调节器202在电压调节器输出节点203处提供经调节的电压，该电压可以被用作待保护单元206的供电电压，上述单元206可以包括处于经调节的电压域208内的收发器220的一个或多个电路。例如，LNA240pa至240pk中的一个或多个、PA 254pa至254pk中的一个或多个、接收电路242pa至242pk中的一个或多个、发射电路252pa至252pk中的一个或多个或者它们的任意组合都可以耦合至电压调节器202的输出。
在耦合至电压调节器202的一个或多个电路处的非活动时段期间，电压调节器202可以进入低功率模式并且电压调节器输出节点203处的电压可以被降低(例如，可以放电至接地)，从而减少由于电压域208中的非活动电路处的泄漏电流所导致的功耗。通过将ESD器件204耦合至电压调节器输出节点203，可以在非活动时段期间避免或减小通过ESD器件204的泄漏电流。作为结果，与其中ESD器件204耦合至在非活动时段期间保持激励的收发器220的电压供给的配置相比，由于通过ESD器件的泄漏电流所导致的功耗可以有所减小。收发器220可以包括诸如关于图4进一步详细描述的一个或多个附加的ESD器件和/或电路。
数据处理器/控制器280可以为无线设备220执行各种功能。例如，数据处理器/控制器280可以针对经由接收器230pa至230pk和230sa至230sl所接收的数据以及要经由发射器250pa至250pk和250sa至250sl进行发射的数据执行处理。数据处理器/控制器280可以控制收发器220和222内的各种电路的操作。存储器282可以耦合至一个或多个控制电路284并且可以存储用于数据处理器/控制器280的程序代码和数据。数据处理器/控制器280可以在一个或多个专用集成电路(ASIC)和/或其它IC上实施。
图3图示了示例性设备300，其包括图2的静电放电(ESD)器件204，该ESD器件204被耦合至电压调节器202的输出(例如，经调节的电压域208中的电压调节器输出节点203)以及诸如I/O管脚的管脚294。ESD器件204被配置为提供放电电流路径330，该路径使得来自管脚294的ESD电流能够绕过待保护单元206。如关于图4所描述的，ESD器件204可以包括一个或多个二极管、一个或多个ESD保护电路或者它们的组合。在示例性实现中，如关于图2所描述的，待保护单元206可以包括收发器中的模拟电路。
由于ESD器件204耦合至(例如，经调节的电压域208中的)电压调节器202的输出，所以通过ESD器件204的泄漏电流与直接耦合至电源的ESD器件的泄漏电流相比会有所减小。在诸如关于图7至图8所描述的一些实现中，电压调节器202可以被配置为在低功率模式或保持操作模式中减小经调节的输出电压，这进一步减小了通过ESD器件204的泄漏电流。有所减小的泄漏电流使得功耗能够有所减小并且设备操作的持续时间能够有所延长。
图4至图8描绘了通过减小电路元件中的泄漏电流而提供有所减小的功耗的示例性实施例。作为示例，图4描绘了包括ESD器件的电路以及用于在低功率模式期间减小泄漏电流的电路中的功率可收缩部分中的电路。如在该描述中所使用的，术语“单元”意在指代被布置为执行选择功能的IC元件的集合。例如，ESD保护单元是被布置为检测ESD事件、钳位或固定待保护电路的输入电压并且将电流分流至接地的IC元件的集合。
如关于图4进一步详细描述的，为了减小利用小型化几何尺寸所制造的IC中的泄漏电流，ESD器件204被耦合至图2的电压调节器202的输出。ESD器件204可以包括ESD保护电路418和ESD保护电路元件(例如，二极管406)，它们被耦合至电压调节器202的输出。电压调节器202可以是低压降电压调节器(LDO)或通用调节器。此外，ESD保护电路418具有允许ESD保护电路418的“钳位”功能在IC并未被激励时得以被启用的设计。换句话说，ESD保护电路418在IC被激励时被禁用。结合IC的I/O信号管脚应用有所改进的电路布置能够在IC处于低功率模式时显著减小泄漏电流。
如关于图5进一步详细描述的，图4的ESD保护电路418可以使用分流二极管和具有禁用电路的有源钳位来实施。该禁用电路可以耦合至电压域之外的电源，该电源由电压调节器202进行调节从而减小或防止由于经调节的电压域的相对快速的加电所导致的泄漏电流。
如关于图6进一步详细描述的，经修改的头端开关408可以被部署在输入管脚和IC中的多种数字电路单元或块之间。在示例性实施例中，经修改的头端开关408包括pMOS晶体管620，其具有比在常规头端开关中的晶体管中所使用的相对更厚的氧化物层，这支持内部功率收缩的单元或块。经修改的头端开关408中的pMOS晶体管620包括同样比在单元或块中的晶体管中所使用的氧化物层更厚的氧化物层。
图6的头端开关408的第一控制输入被连接至标称或高功率域供电电压(VDD 2)。该头端开关的第二控制输入接收高于来自选择电路405的第一供电电压(VDD 1)或第二供电电压(VDD 2)的电压(Vmax)。头端开关源极连接至休眠模式或低功率域。低功率域输入的输入电压具有比耦合至经修改的头端开关408的第一控制输入的标称或高功率域输入更低的直接耦合电压。在“关闭”状态，pMOS晶体管620的栅极-源极结被反向偏置，低功率域的输入电压被施加于漏极-源极结，并且下拉晶体管630将经修改的开关的输出“拉”至接地。pMOS晶体管620是相对厚的氧化物器件从而限制关闭状态中的泄漏电流。下拉晶体管630(nMOS晶体管)当它在功率收缩状态中处于“开启”时允许非常低的泄漏。在“开启”状态，pMOS晶体管620如开关那样进行操作，以将低功率域供电输入分流至经修改的头端开关408的输出。
如关于图7进一步详细描述的，经修改的头端开关700包括保持模式逻辑711和保持反馈级730以提供生成保持模式输出电压的低功耗调节器。例如，经修改的头端开关700包括保持开关(例如，S1 760)，其被配置为将诸如图8的第一存储器元件830和第二存储器元件832的数字模块置于保持模式。该保持模式输出电压低于VDD 2(即，低功率域输入)并且可以被可控调节从而为具有一个或多个寄存器或存储器元件的选择数字单元(例如，图8的存储器元件830和832)提供足够电压以保持其中所存储的信息。经修改的头端开关700的保持模式操作进一步减小了泄漏电流，同时允许IC在该IC以功率节省模式进行操作时将配置信息保持在该IC中的寄存器或其它存储器元件中。因此，经修改的头端开关700被配置为提供泄漏有所减小的标称操作电压(例如，VDD 2)或保持模式电压，以及即使在IC以其它方式处于“关闭”模式时也提供足够能量来保持电路配置信息的能力。该保持模式操作使得能够进一步减小泄漏电流。
参考图4，装置400包括布置有ESD器件204的IC 403，该ESD器件204耦合至电压调节器202的输出。ESD器件204包括耦合至电压调节器202的输出的ESD保护电路418、ESD保护电路元件406以及ESD保护电路元件407。例如，IC 403可以对应于图2的收发器220。IC 403进一步包括经修改的头端开关408，该头端开关布置有连接至第一供电电压(例如，VDD 2)的输入节点、连接至在IC 403的接口411处所提供的两个供电电压中被标记为Vmax的较高供电电压的输入节点、连接(例如，控制节点)402以及耦合至电压调节器202的输入的输出节点。VMAX选择电路405在第一电压输入处接收第一供电电压(例如，VDD 2)并且在第二电压输入处接收第二供电电压(例如，VDD 1)。VMAX选择电路405被配置为有选择地将第一电压输入和第二电压输入之一耦合至VMAX选择电路405的输出，从而在输出处提供两个所接收的供电电压中较高的一个或Vmax。Vmax供电电压被应用于控制经修改的头端开关408。虽然图4图示出装置400包括耦合至管脚422的VMAX选择电路405，但是在其它实施方式中，Vmax选择电路405可以被省略，诸如通过将VDD 2提供至管脚422。在示例性实施例中，VDD 1大约为1.8V，VDD 2大约为1.0V，并且连接402连接至VDD 1。
耦合在经修改的头端开关408的输出处的电压调节器202在耦合至ESD保护电路元件406的阴极的输出节点、待保护单元206的输入节点以及ESD保护电路418的输入节点处生成经调节的电压。
连接器404将VDD 2提供至ESD保护电路418的控制节点。如关于图5进一步描述的，ESD保护电路418的“钳位”功能在IC 403在供电电压VDD 2所提供的低电压电平被激励时被禁用或者将不被触发。否则，当IC 403并未被外部电源所激励时，ESD保护电路被启用并且被配置为对瞬时电压进行钳位。因此，ESD保护电路418对控制输入作出响应。
ESD保护电路元件406的阳极耦合至IC 403的I/O管脚或信号接口节点。信号接口节点是越过经改进的IC 403的边界411而传递往来于IC 403的信号的导体。功率接口节点将输入或供电电压传递至经改进的IC 403。在该IC 403中，标记为VDD 1、VDD 2和GND的管脚或导体是功率接口节点。
因此，图4图示了一种包括具有多个管脚的IC接口(例如，对应于边界411)的设备(例如，IC 403)，上述管脚诸如输入/输出(I/O)管脚420。该设备包括电路，诸如要针对由于在IC接口的管脚之间出现的静电放电(ESD)所导致的损害进行保护的电路，诸如模拟电路(例如，图2中的LNA 240pa至240pk中的一个或多个、PA 254pa至254pk中的一个或多个、接收电路242pa至242pk中的一个或多个、发射电路252pa至252pk中的一个或多个或者它们的任意组合)。电压调节器(例如，电压调节器202)被配置为在被图示为供电电压(Vdd)节点或管脚的电压调节器输出节点203处输出经调节的电压。例如，电压调节器可以包括低压降电压调节器(LDO)。
静电放电器件(例如，ESD保护电路元件406)被耦合至I/O管脚420并且进一步耦合至电压调节器。该静电放电器件可以包括二极管，该二极管具有耦合至I/O管脚420的第一端子以及耦合至电压调节器输出节点203的第二端子。该静电放电器件可以被配置为在I/O管脚420和电压调节器输出节点203之间提供放电电流路径430。
该设备(例如，IC 403)包括头端开关(例如，经修改的头端开关408)。电压调节器202耦合至该头端开关的输出409。该头端开关可以对(例如，连接402处的)启用信号作出响应。该头端开关可以响应于该启用信号而有选择地闭合从而为该电压调节器提供电压供给。
该设备可以包括可选的电压选择电路(VMAX选择电路405)。该电压选择电路可以包括第一电压输入和第二电压输入。该第一电压输入可以对第一电压(例如，VDD1)作出响应，并且该第二电压输入可以对第二电压(例如，VDD2)作出响应。该电压选择电路可以被配置为检测在第一电压输入和第二电压输入处所接收的哪一个电压更大，并且在管脚422将所检测到的较大电压提供至电压选择电路输出。例如，该电压选择电路可以被配置为检测第一电压和第二电压中的较大电压并将其作为输出电压(“Vmax”)进行输出。
该设备可以包括第二静电放电器件407，该器件407耦合至I/O管脚420以及接地管脚424，从而在I/O管脚420和接地管脚424之间提供第二放电电流路径431。该设备可以包括如下静电放电器件，其包括静电放大保护电路(例如，ESD保护电路418)，该电路耦合至电压调节器输出节点203并且经由接地节点426耦合至接地管脚424，从而在电压调节器输出节点203和接地管脚424之间提供第三放电电流路径432。该静电放电保护电路可以经由连接器404耦合至电压输入(例如，管脚)423，诸如参考图5进一步详细描述的，上述连接器404可以在VDD 2被提供至电压输入423时禁用ESD保护电路418的有源钳位电路。包括静电放电器件406、第二静电放电器件407和静电放电保护电路418的ESD器件204可以提供绕过耦合至电压调节器输出节点203、I/O管脚420以及接地管脚424的电路(例如，待保护单元206)的静电放电路径(例如，静电放电路径430、431、432)。在功率可收缩域中实施ESD保护电路减少了在处于低功率模式时由于通过ESD保护电路的泄漏电流所导致的功耗。
图5是图4的ESD保护电路418的示例性实现的示图。ESD保护电路418提供从图4的接地节点426经由二极管502去往电压调节器输出节点203的静电放电路径。ESD保护电路418还有选择地提供从电压调节器输出节点203经由分流晶体管504去往接地节点426的静电放电路径。分流晶体管504的操作可以响应于图4的IC 403被激励时(经由图4的管脚426接收电压VDD 2)经由连接器404所施加的电压而被禁止。在IC 403被激励的同时使得分流晶体管504的操作禁止可以减少通过分流晶体管504的泄漏电流。
二极管502耦合在电压调节器输出节点203和接地节点426之间，接地节点426耦合至图4的接地管脚424。二极管502提供从接地节点426至电压调节器输出节点203的放电电流路径。分流晶体管504被配置为在被激励时提供从电压调节器输出节点203至接地节点426的放电电流路径。
控制电路包括耦合在电压调节器输出节点203和控制节点512之间的电阻器506、耦合至控制节点512和接地节点426之间的电容器以及具有耦合至控制节点512的输入和耦合至分流晶体管504的栅极的输出的反相器510。当供电电压(VDD)在电压调节器输出节点203处被提供时，控制节点512处的电压由于电容器508根据电阻-电容(RC)充电特性进行充电而从接地朝向VDD增大。当控制节点512处的电压达到反相器512的开关电压时，反相器510输出低电压(例如，接地)，这使得分流晶体管504处于去激励(例如，非导通)状态。在电压调节器输出节点203处不提供供电电压时，施加于电压调节器输出节点203和接地节点426之间的ESD电压脉冲(例如，数千瓦的短促脉冲)导致反相器510中的上拉器件(例如，pMOS晶体管)导通并且向分流晶体管504提供激励电压。分流晶体管504被配置为响应于接收到该激励电压而提供图4中所描绘的ESD放电路径432。
禁用电路包括对图4的连接器404处的电压(例如，VDD 2)进行响应的晶体管520并且还包括pMOS晶体管522、524。当晶体管520被激励时，pMOS晶体管524激励从而提供去往控制节点512的另一个充电路径，这使得控制节点512能够比RC充电特性更快地进行充电。此外，下拉晶体管526对连接器404处的电压作出响应以将分流晶体管504的栅极耦合至接地节点426。如果电压调节器输出节点203处的电压比控制节点512处的电压上升更快，则分流晶体管504能够激励并且将来自电压调节器输出节点203的电流分流至接地，直至控制节点512处的电压达到反相器510的开关电压。然而，在连接器404处提供禁用信号(例如，VDD 2)防止了分流晶体管504被激励。作为结果，通过分流晶体管504的电流能够被减小或消除，这使得电压调节器202的经调节的电压域的加电期间的功耗有所降低。
图6是示出图4中所介绍的经修改的头端开关408的实施例的示图。经修改的头端开关408包括反相器610、pMOS晶体管620和nMOS晶体管630。反相器610的信号输入连接至连接402。如所描述的，控制输入(即，反相器610的启用/禁用输入)连接至VDD 1或另一个信号源，这指示经修改的头端开关408启用或禁用。反相器610的信号输出连接至pMOS晶体管620和nMOS晶体管630的相应栅极节点。反相器610被Vmax激励或启用，Vmax是VDD 1或VDD 2中的较高电压。pMOS晶体管520的源极节点连接至VDD 2。nMOS晶体管630的漏极节点连接至接地。头端开关408的输出节点连接至pMOS晶体管620的漏极以及nMOS晶体管630的源极。
当连接402上的电压低于反相器610的阈值并且Vmax已经启用反相器610时，耦合至反相器610的输出的内部节点以及pMOS晶体管620和nMOS晶体管630的栅极被驱动为超过VDD 2的逻辑高电压。在该“关闭”模式中，pMOS晶体管620的栅极-源极结被反向偏置，pMOS晶体管620并不导通而nMOS晶体管630将头端开关输出Vdd拉至接地。在这些条件下，pMOS晶体管620的漏极至源极结大约为VDD 2。该操作模式中的泄漏电流通过布置具有相对厚的氧化物层的pMOS晶体管620而被减小。pMOS晶体管620和nMOS晶体管630被布置有比被经修改的头端开关408所激励的模拟单元、数字单元和电压调节器202中的晶体管的氧化物层更厚的氧化物层。
当连接402上的电压高于反相器610的阈值并且Vmax已经启用反相器610时，耦合至反相器610的输出以及pMOS晶体管620和nMOS晶体管630的栅极的内部节点被驱动为低于VDD 2的逻辑低电压。在该“开启”模式中，pMOS晶体管620充当开关并且提供接近于VDD 2的输出Vdd。在该“开启”模式中，nMOS晶体管630被反向偏置并且拉动少量泄漏电流或不拉动泄漏电流。
因此，图6图示了其中头端开关(例如，经修改的头端开关408)包括反相器(例如，反相器610)、上拉晶体管(例如，pMOS晶体管620)和下拉晶体管(例如，nMOS晶体管630)的示例性实施例。该反相器具有被耦合以接收启用信号的输入，上述启用信号诸如经由图4的连接402所接收的启用信号。该上拉晶体管可以在头端开关输出节点634(例如，对应于图4的输出409)处耦合至下拉晶体管。该上拉晶体管和/或下拉晶体管可以具有第一氧化物厚度，其被图示为pMOS晶体管620的第一氧化物厚度tox2 622。例如，上拉晶体管的第一氧化物厚度tox2 622可以大于由电压调节器202所提供的经调节的电压进行供电的电路中所包括的代表性晶体管640的第二氧化物厚度tox1 642。例如，代表性晶体管610可以处于待保护单元206中。第一氧化物厚度622大于第二氧化物厚度642减小了上拉晶体管处于非活动状态时该上拉晶体管的泄漏电流。
图7是示出了被并入头端开关700中的图4的电路中的一个或多个组件的备选实施例的示图。头端开关700包括经修改的头端开关408的元件，增加了保持模式逻辑711、开关S1 760和S2 762以及反馈级730。因此，经修改的头端开关700包括反相器710、pMOS晶体管720和nMOS晶体管722。头端开关700被配置为在连接402处接收启用信号并且在连接(例如，控制节点)702处接收保持控制信号。头端开关700包括保持模式逻辑电路711和保持反馈级730。保持反馈级730对保持模式逻辑电路711作出响应并且对经由连接402所接收并提供至反相器710的启用信号作出响应。反相器710的信号输入连接至连接402。控制输入(即，反相器710的启用/禁用输入)连接至Vmax。反相器710的信号输出连接至与(AND)门714的输入并且在开关S2 762闭合时进一步连接至pMOS晶体管720的栅极节点。pMOS晶体管720的源极节点连接至VDD 2。nMOS晶体管722的源极节点连接至接地。nMOS 722的漏极节点连接至pMOS720的漏极节点。
保持模式逻辑711包括反相器712和AND门714。反相器712的信号输入接收连接702上的保持模式启用信号并且将该保持模式启用信号的反向信号转发至AND门714的输入。AND门714的其余输入耦合至反相器710的信号输出和pMOS晶体管720的栅极节点。
开关S1 760与放大器的输出节点相连接，上述放大器诸如运算跨导放大器(OTA)738。当开关S1 760闭合时，OTA 738的输出节点耦合至pMOS晶体管720的栅极。开关762连接在反相器710的输出节点和pMOS晶体管720的栅极之间。开关S1 760和S2 762能够根据连接402上的头端开关启用信号和连接702上的保持模式启用信号的逻辑功能而被可控地断开和闭合。当开关S1 760闭合时，开关S2 762断开，反之亦然。
在正常操作模式中，开关S1 760断开，开关S2 762闭合，并且经修改的头端开关700的输出节点上的电压Vdd接近于VDD 2。在收缩操作模式中，开关S1 760断开，开关S2762闭合，并且Vdd或经修改的头端开关700的输出节点上的电压被拉至接地。在保持模式中，开关S1 760闭合，开关S2 762断开，并且经修改的头端开关700的输出节点上的电压Vdd被可控地调节为低于VDD 2但是仍然高于阈值电压的电压，在低于上述阈值电压的情况下，所存储或的电压将不再被保持在由经修改的头端开关700所激励的电路中。
反馈级730包括nMOS晶体管732、电阻器网络733和OTA 738。反馈级730耦合在VDD2和接地之间。反馈级730接收连接702上的保持模式启用控制信号，该信号耦合至nMOS晶体管732的栅极节点。电阻器网络(例如，分压器)733在第一输入处耦合至VDD 2并且在相对输入处耦合至nMOS晶体管732的源极。OTA 738的正向信号输入连接至输出节点，该输出节点进一步耦合至pMOS晶体管720的漏极和nMOS晶体管722的源极。OTA 738的负向信号输入耦合至电阻器网络733中的电阻器735和电阻器737之间的节点。如图7中进一步指示的，OTA738的输出节点连接至pMOS晶体管720的栅极、反相器710的输出以及AND门714的信号输入。OTA 738的操作可以在保持模式启用信号出现在连接702上时被启用，并且可以在保持模式启用信号并未出现在连接702上时被禁用。
在示例实现中，当连接702上的保持模式启用信号并未存在时，nMOS晶体管732截止，OTA 738的操作被禁用，S1 760断开，S2 762闭合，并且pMOS晶体管720和nMOS晶体管722提供接近于VDD 2的Vdd_out。当保持模式启用信号存在于连接702上时，OTA 738的操作被启用，S1 760闭合，S2 762断开，nMOS晶体管732导通，并且电流流过电阻器网络733。电阻器735和电阻器737的相对电阻值确定在OTA 738的负向输入处所提供的VDD 2的变化。
如图7所示，电阻器737的电阻能够以可控方式进行调节从而调节Vdd_out的电压。修改电阻器737的电阻允许通过软件或固件(未示出)对Vdd_out进行实时控制。可编程能力可以通过对旁通以及电阻梯的不同节点和OTA 738的负向输入之间串行耦合的开关的控制来实现。
在操作的示例中，保持反馈级730耦合至开关器件760(S1)并且被配置为有选择地将保持反馈信号从保持反馈级730提供至上拉晶体管720的栅极。上拉晶体管720被配置为将头端开关700的输出节点734处的输出电压设置为保持电压电平。例如，保持反馈级730的放大器738在开关760(S1)闭合时向上拉晶体管720的栅极提供输出。以这种配置，当开关760(S1)闭合时，保持反馈级730的输出驱动上拉晶体管720的栅极，由此将头端开关节点734的电压电平设置为保持反馈级电压电平。节点734处的保持反馈级电压电平向放大器738提供输入并且还向如图示的数字单元/存储器/寄存器提供输出736。放大器738是差分放大器并且提供在接收输入节点734的电压的正向输入端子与耦合至第一电阻器735和第二电阻器737之间的节点的负向输入端子之间的比较功能。
在特定的说明性示例中，第二电阻器737是可变电阻器，其可以以可编程的方式进行控制以便对提供至差分放大器738的负向端子的电压进行调整。如所示，保持反馈级730包括分压器733，分压器733包括第一电阻器735和第二电阻器737。分压器733耦合至差分放大器738的第一输入以及差分放大器738的第二输入。
在保持模式中，第一开关760(S1)闭合且第二开关762(S2)断开。如之前所描述的，在保持模式中，差分放大器738的输出驱动上拉晶体管720的输入栅极并且创建反馈保持路径。在正常操作模式(非保持模式)中，第一开关760(S1)断开且第二开关762(S2)闭合。在正常操作模式中，连接402处的启用信号被提供至反相器710，反相器710驱动上拉晶体管720。当该启用信号活跃时，反相器710的输出使上拉晶体管720导通并且还经由AND逻辑714提供活跃信号从而使下拉晶体管722导通。在该布置中，来自第二电压供给VDD 2的电压作为输出电压736(VDD)被提供。
如图7所示，放大器738、开关S1 760和上拉晶体管720形成LDO 790，LDO 790在保持模式被启用时是可操作的。在其它实现中，头端开关700可以包括附加电路以在正常(非保持)模式期间提供输出电压736的调节。例如，头端开关700可以包括在正常模式中被启用的另一个LDO(除LDO 790之外或者代替LDO 790)。头端开关700可以在图4的IC 403中实施并且可以替代图4的头端开关408和电压调节器202。可替换地或除此之外，如关于图8进一步详细描述的，头端开关700可以在包括诸如存储器元件的数字组件的系统中使用。
图8是示出包括集成电路803的装置800的实施例的示图，该集成电路803包括图7的经修改的头端开关700或低功率电压调节器。经修改的头端开关700被布置为接收供电电压VDD 1和供电电压VDD 2。如所描述的，经修改的头端开关700在连接402上接收头端开关启用控制信号并且在连接702上接收保持模式控制信号。
集成电路803进一步包括一个或多个数字电路，诸如处于由经修改的头端开关700进行供电的经调节的电压域805中的存储器元件830和存储器元件832。存储器元件830、832被布置为接收供电电压VDD 2、经修改的头端开关700所生成的保持模式电压以及低于保持模式电压的关闭模式输入电压之一。当头端开关启用控制信号和保持模式控制信号都出现在经修改的头端开关700的相应连接处时，保持模式电压或Vdd_out由经修改的头端开关700或低功率电压调节器所生成。当电阻器网络733(图7)中的电阻器的两个相应电阻值之一被调整时，保持模式电压能够以可控方式从VDD 2降低至阈值电压，在超过该阈值电压的情况下，存储器元件830和存储器元件832将不再能够保持所存储的电压。例如，当VDD 2大约为1.0V时，保持模式电压能够以编程方式以所期望的增量朝向阈值电压逐步变化。随着每个步骤，Vdd_out下降，导致泄漏电流有所减小。
如图8中进一步图示的，数字控制器820处于经调节的电压域805之外并且从连接815接收供电电压VDD 2。以这种方式，数字控制器820可以保持开启从而可用于读取存储在存储器元件830或存储器元件832中的信息。因此，集成电路803能够在IC 803的其余部分关闭时的条件下存储配置信息。图7的经修改的头端开关700或低功率调节器可以部署在IC设计中以减小泄漏电流，同时仍然保持配置信息以从休眠模式返回标称操作模式。
参考图9，方法的示例性实施例得以被描绘并且总体上被表示为900。方法900可以在诸如图1的无线设备110的无线设备中执行。
方法900包括，在902，在输入/输出(I/O)管脚(例如，图2-3的管脚294，图4的I/O管脚420)和诸如电压调节器202的电压调节器的输出节点(例如，电压调节器输出节点203)之间提供放电电流路径(例如，放电电流路径430)。
方法900进一步包括，在904，在该输出节点和接地管脚之间提供第二放电电流路径。该第二放电电流路径可以经由ESD保护元件(诸如器件或电路)来提供。例如，该第二放电电流路径可以对应于通过图3的ESD保护电路418的放电路径432。在供电电压(例如，图4的VDD 2)被提供至包括I/O管脚和接地管脚的IC时，第二放电电流路径可以有选择地经由控制信号被禁用(例如，经由关于图5所描述的禁用电路的操作)。
方法900可以包括在该I/O管脚和接地管脚之间提供第三放电电流路径。该第三放电路径可以经由ESD保护元件(诸如器件或电路)来提供。例如，该第三放电电流路径可以对应于放电电流路径431，并且该接地管脚可以对应于图4的接地管脚424。
方法900可选地可以进一步包括通过控制上拉晶体管和下拉晶体管而有选择地将该电压调节器耦合至供电电压。例如，该上拉晶体管可以对应于图6的上拉晶体管620或图7的上拉晶体管720，并且下拉晶体管可以对应于图6的下拉晶体管630或图7的下拉晶体管722。
虽然图9描绘了方法900中多个要素的特定顺序，但是应当理解的是，在其它实施例中，方法900的要素可以以不同顺序来执行。此外，方法900的两个或更多(或全部)要素可以被同时或基本上同时执行。
结合所描述的设备和方法，一种装置包括用于传导输入/输出(I/O)信号的部件。例如，作为说明性的非限制示例，该用于传导I/O信号的部件可以对应于图2至图3的管脚294、图4的I/O管脚420、一个或多个其它传导结构或者它们的任意组合。
该装置包括用于沿在该用于传导的部件和电压调节器输出节点之间的放电电流路径对静电电荷进行放电的部件。例如，作为说明性的非限制示例，该用于放电的部件包括图2至图4的ESD器件204、图4的二极管406、图4至图5的ESD保护电路418、一个或多个其它ESD器件或者它们的任意组合。
该装置还可以包括用于有选择地提供供电电压的部件。该用于有选择地提供供电电压的部件可以包括用于有选择地将输出节点耦合至电压供电端子的部件以及用于有选择地将输出节点耦合至接地端子的部件。例如，作为说明性的非限制示例，该用于有选择地提供供电电压的部件可以对应于图4或图5的头端开关408、图7的头端开关700、一个或多个其它开关器件或者它们的任意组合。该用于有选择地将输出节点耦合至电压供电端子的部件可以包括图6的上拉晶体管620、图7的上拉晶体管720、一个或多个其它上拉器件或者它们的任意组合。该用于有选择地将输出节点耦合至接地端子的部件可以包括图6的下拉晶体管630、图7的下拉晶体管722、一个或多个其它下拉器件或者它们的任意组合。该用于有选择地将输出节点耦合至电压供电端子的部件可以具有第一氧化物厚度(例如，图6的tox2622)，该第一氧化物厚度大于由电压调节器(例如，电压调节器202)的经调节的电压输出所供电的电路中的晶体管的第二氧化物厚度(图6的tox1 642)。
该装置可以包括用于向该用于有选择地将输出节点耦合至接地端子的部件提供控制信号的部件。该用于提供控制信号的部件可以对启用信号作出响应并且进一步对保持控制信号作出响应。例如，该用于提供控制信号的部件可以对应于图7的保持模式逻辑711、一个或多个其它控制信号电路或者它们的任意组合。
在示例性实施例中，这里所描述的电路布置和头端开关修改可以在一个或多个IC、模拟IC、RFIC、混合信号IC、ASIC、印刷电路板(PCB)、电子设备等上的一个或多个实例中实施。该电路布置和经修改的头端开关还可以利用各种IC工艺技术进行制造，诸如互补金属氧化物半导体(CMOS)、N沟道MOS(NMOS)、P沟道MOS(PMOS)、双极结型晶体管(BJT)、双极CMOS(BiCMOS)、锗硅(SiGe)、砷化镓(GaAs)、异质结双极晶体管(HBT)、高电子迁移率晶体管(HEMT)、绝缘体上硅(SOI)等。
一种包括具有这里所描述的电路布置和经修改的头端开关的一个或多个IC的电子设备可以是独立设备或者可以是更大设备的一部分。也就是说，设备可以是(i)独立IC，(ii)可以包括用于存储或数据和/或指令的存储器IC的一个或多个IC的集合，(iii)诸如RF接收器(RFR)或RF发射器/接收器(RTR)的RFIC，(iv)诸如移动站点调制解调器(MSM)的ASIC，(v)可以嵌入在其它设备之内的模块，(vi)接收器、蜂窝电话、无线设备、手机或移动单元，(vii)等等。
在一种或多种示例性设计中，所描述的功能可以由在硬件、软件、固件或者它们的任意组合中所生成的控制信号所启用。如果以软件来实施，则功能可以存储在计算机可读介质上，或者作为该计算机可读介质上的一个或多个指令或代码通过其进行发射。计算机可读介质包括计算机存储介质和通信介质，通信介质包括促成计算机程序从一个地方传输至另一地方的任意介质。存储介质可以是能够由计算机进行访问的任意可用介质。作为示例而非限制，这样的计算机可读介质可以包括RAM、ROM、EEPROM、CD-ROM或者其它光盘存储、磁盘存储或其它磁性存储设备，或者能够被用来以指令或数据结构的形式承载或存储所期望的程序代码并且能够被计算机所访问的任意其它介质。而且，任何连接都适当地被称为计算机可读介质。例如，如果软件从网站、服务器或其它远程源使用同轴线缆、光纤线缆、双绞线、数字订户线路(DSL)或者诸如红外、无线电和微波的无线技术被传送，则该同轴线缆、光纤线缆、双绞线、DSL或者诸如红外、无线电和微波的无线技术被包括在介质的定义之内。如这里所使用的，碟片和盘片包括紧致盘(CD)、激光盘、光盘、数字多功能盘(DVD)、软盘和蓝光盘，其中碟片以磁性方式再现数据，而盘片则利用激光以光学方式再现数据。以上的组合也应当被包括在计算机可读介质的范围之内。

Claims (20)

1.一种装置，包括：
输入/输出(I/O)管脚；和
静电放电器件，耦合至所述I/O管脚并且耦合至电压调节器。
2.根据权利要求1所述的装置，其中所述电压调节器耦合至电压调节器输出节点，并且其中所述静电放电器件包括二极管，所述二极管具有耦合至所述I/O管脚的第一端子和耦合至所述电压调节器输出节点的第二端子。
3.根据权利要求2所述的装置，进一步包括电压选择电路，所述电压选择电路包括第一电压输入和第二电压输入，所述电压选择电路被配置为有选择地将所述第一电压输入和所述第二电压输入之一耦合至电压选择电路输出。
4.根据权利要求1所述的装置，其中所述电压调节器耦合至电压调节器输出节点，并且其中所述静电放电器件包括静电放电保护电路，所述静电放电保护电路耦合至所述电压调节器输出节点并且耦合至接地管脚，所述接地管脚经由第二静电放电器件耦合至所述I/O管脚。
5.根据权利要求1所述的装置，其中所述电压调节器耦合至电压调节器输出节点，并且其中所述静电放电器件包括：
二极管，所述二极管具有耦合至所述I/O管脚的第一端子和耦合至所述电压调节器输出节点的第二端子；和
静电放电保护电路，所述静电放电保护电路耦合至所述电压调节器输出节点并且耦合至接地管脚，所述接地管脚耦合至所述I/O管脚。
6.根据权利要求1所述的装置，进一步包括头端开关，所述头端开关包括上拉晶体管和下拉晶体管，所述上拉晶体管在所述头端开关的输出节点处耦合至所述下拉晶体管。
7.根据权利要求6所述的装置，其中所述头端开关的所述上拉晶体管具有第一氧化物厚度，所述第一氧化物厚度大于由所述电压调节器的经调节的电压输出进行供电的电路中的晶体管的第二氧化物厚度。
8.根据权利要求6所述的装置，其中所述头端开关的所述下拉晶体管具有第一氧化物厚度，所述第一氧化物厚度大于由所述电压调节器的经调节的电压输出进行供电的电路中的晶体管的第二氧化物厚度。
9.根据权利要求6所述的装置，其中所述头端开关包括保持开关，所述保持开关被配置为将数字模块置于保持模式。
10.根据权利要求6所述的装置，其中所述电压调节器耦合至所述头端开关的输出。
11.根据权利要求6所述的装置，其中所述头端开关进一步包括反相器，所述反相器具有输入，所述输入被耦合用于接收启用信号，所述反相器进一步具有输出，所述输出被耦合至所述上拉晶体管并且被耦合至所述下拉晶体管。
12.根据权利要求6所述的装置，其中所述头端开关包括保持模式逻辑电路，所述保持模式逻辑电路对启用信号作出响应并且进一步对保持控制信号作出响应，并且其中所述保持模式逻辑电路的输出耦合至所述下拉晶体管。
13.根据权利要求12所述的装置，其中所述头端开关包括保持反馈级，所述保持反馈级耦合至开关器件，所述开关器件被配置为有选择地将来自所述保持反馈级的保持反馈信号提供至所述上拉晶体管的栅极，并且其中所述上拉晶体管被配置为将所述头端开关的输出节点处的输出电压设置为保持电压电平。
14.根据权利要求13所述的装置，其中所述保持反馈级包括分压器，所述分压器耦合至差分放大器的第一输入，并且其中所述差分放大器的第二输入耦合至所述头端开关的所述输出节点。
15.根据权利要求1所述的装置，其中所述静电放电器件被配置为在所述I/O管脚和所述电压调节器的电压调节器输出节点之间提供放电电流路径。
16.根据权利要求1所述的装置，其中所述电压调节器包括低压降电压调节器(LDO)。
17.一种装置，包括：
用于传导输入/输出(I/O)信号的部件；和
用于沿在所述用于传导的部件和电压调节器输出节点之间的放电电流路径对静电电荷进行放电的部件。
18.根据权利要求17所述的装置，进一步包括用于有选择地提供供电电压的部件，其中所述用于有选择地提供供电电压的部件包括：
用于有选择地将输出节点耦合至电压供电端子的部件；和
用于有选择地将输出节点耦合至接地端子的部件。
19.一种方法，包括：
在输入/输出(I/O)管脚和电压调节器的输出节点之间提供放电电流路径；以及
在所述输出节点和接地管脚之间提供第二放电电流路径。
20.根据权利要求19所述的方法，进一步包括通过控制上拉晶体管和下拉晶体管而有选择地将所述电压调节器耦合至供电电压。
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