CN113675832B - 静电保护方法、静电保护电路及芯片 - Google Patents
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Abstract
本申请公开了一种静电保护方法、静电保护电路及芯片，该静电保护电路包括静电输入模块、时间常数模块、二次驱动模块、可控硅整流器以及泄放开关模块，通过时间常数模块的输出端输出的低电位控制信号、二次驱动模块的输出端输出的高电位控制信号可以导通串联连接的可控硅整流器、泄放开关模块所构成静电泄放路径，由于可控硅整流器可以承受较高的静电电压，与泄放开关模块串接之后可以承受更高的静电电压，且泄放开关模块仅需承受较低的静电电压。
Description
技术领域
本申请涉及静电保护技术领域，具体涉及一种静电保护方法、静电保护电路及芯片。
背景技术
静电通常都是人为产生或者甚至元器件本身所累积的，如生产、组装、测试、存放、搬运等过程都有可能在人体、仪器或芯片中形成或者累积静电，一旦形成静电泄放路径，其瞬间电压和/或电流会比较高，容易对仪器或者芯片造成毁灭性和永久性的损伤。
因此，大多数的芯片或者设备需要进行静电保护，静电保护（ESD，Electro-StaticDischarge）可以保障严酷瞬变环境下芯片或者设备的稳健性。
但是，传统技术方案中的静电保护承受较高电压和/或较高电流的静电冲击时，容易超出其所能够承受的极限。
需要注意的是，上述关于背景技术的介绍仅仅是为了便于清楚、完整地理解本申请的技术方案。因此，不能仅仅由于其出现在本申请的背景技术中，而认为上述所涉及到的技术方案为本领域所属技术人员所公知。
发明内容
本申请提供一种静电保护方法、静电保护电路及芯片，以提高静电保护的耐压性能。
第一方面，本申请提供一种静电保护电路，其包括静电输入模块、时间常数模块、二次驱动模块、可控硅整流器以及泄放开关模块，静电输入模块包括至少一个静电输入端，每一静电输入端用于电性连接一静电释放节点；时间常数模块的第一输入端与静电输入模块的输出端电性连接，时间常数模块的第二输入端接地；二次驱动模块的第一输入端与静电输入模块的输出端电性连接，二次驱动模块的第二输入端接地，二次驱动模块的控制端与时间常数模块的输出端电性连接；可控硅整流器的输入端与静电输入模块的输出端电性连接，可控硅整流器的第一控制端与时间常数模块的输出端电性连接，可控硅整流器的第二控制端与二次驱动模块的输出端电性连接；泄放开关模块的输入端与可控硅整流器的输出端电性连接，泄放开关模块的输出端接地，泄放开关模块的控制端与二次驱动模块的输出端电性连接。
在其中一些实施方式中，静电释放节点接收到静电时，时间常数模块的输出端为低电位，二次驱动模块的输出端为高电位，可控硅整流器、泄放开关模块同时导通以形成静电泄放路径。
在其中一些实施方式中，静电输入模块还包括至少一个二极管，每个二极管的阳极与一静电输入端对应电性连接，每个二极管的阴极与静电输入模块的输出端电性连接。
在其中一些实施方式中，时间常数模块包括第一电阻和第一电容，第一电阻的一端与至少一个二极管的阴极电性连接；第一电容的一端与第一电阻的另一端电性连接以构成时间常数模块的输出端，第一电容的另一端接地。
在其中一些实施方式中，二次驱动模块包括第一晶体管和第二电阻，第一晶体管的源极与第一电阻的一端电性连接，第一晶体管的栅极与第一电阻的另一端电性连接，第一晶体管为P沟道型晶体管；第二电阻的一端与第一晶体管的漏极电性连接以构成二次驱动模块的输出端，第二电阻的另一端接地。
在其中一些实施方式中，泄放开关模块包括第二晶体管，第二晶体管的漏极与可控硅整流器的输出端电性连接，第二晶体管的源极接地，第二晶体管的栅极与第二电阻的一端电性连接。
在其中一些实施方式中，可控硅整流器包括第三电阻、第三晶体管、第四晶体管以及第四电阻，第三电阻的一端与第一电阻的一端电性连接；第三晶体管的集电极与第三电阻的另一端和第一电阻的另一端电性连接，第三晶体管的发射极与第二晶体管的漏极电性连接，第三晶体管为N沟道型晶体管；第四晶体管的发射极与第三电阻的一端电性连接，第四晶体管的基极与第三电阻的另一端电性连接，第四晶体管的集电极与第三晶体管的基极电性连接，第四晶体管为P沟道型晶体管；第四电阻的一端与第四晶体管的集电极和第二电阻的一端电性连接，第四电阻的另一端与第三晶体管的发射极电性连接。
在其中一些实施方式中，可控硅整流器包括第五电阻、第五晶体管、第六电阻、第六晶体管、第七电阻以及第七晶体管，第五电阻的一端与第二晶体管的漏极电性连接；第五晶体管的发射极与第五电阻的一端电性连接，第五晶体管的基极与第五电阻的另一端、第二电阻的一端电性连接，第五晶体管为N沟道型晶体管；第六电阻的一端与第一电阻的一端电性连接；第六晶体管的发射极与第六电阻的另一端电性连接，第六晶体管的基极与第五晶体管的集电极电性连接，第六晶体管的集电极与第五电阻的另一端电性连接，第六晶体管为P沟道型晶体管；第七电阻的一端与第五电阻的另一端电性连接，第七电阻的另一端与第五电阻的一端电性连接；第七晶体管的集电极与第六晶体管的基极、第一电阻的另一端电性连接，第七晶体管的基极与第七电阻的一端电性连接，第七晶体管的发射极与第七电阻的另一端电性连接，第七晶体管为N沟道型晶体管。
在其中一些实施方式中，时间常数模块的时间常数大于静电释放节点所接收的静电的脉冲持续时间。
第二方面，本申请提供一种静电保护方法，其包括：响应于至少一个静电输入端接收的静电，静电输入模块输出对应的静电脉冲；基于静电脉冲，时间常数模块输出对应的低电位控制信号；基于低电位控制信号，二次驱动模块输出对应的高电位控制信号；基于低电位控制信号、高电位控制信号的控制，导通串联连接的可控硅整流器、泄放开关模块以构成静电泄放路径。
在其中一些实施方式中，静电保护方法还包括：配置时间常数模块的时间常数；构造时间常数大于静电脉冲的持续时间。
第三方面，本申请提供一种芯片，其包括上述任一实施方式中的静电保护电路，且芯片的开机时间大于时间常数模块的时间常数。
本申请提供的静电保护方法、静电保护电路及芯片，通过时间常数模块的输出端输出的低电位控制信号、二次驱动模块的输出端输出的高电位控制信号可以导通串联连接的可控硅整流器、泄放开关模块所构成静电泄放路径，由于可控硅整流器可以承受较高的静电电压，与泄放开关模块串接之后可以承受更高的静电电压，且泄放开关模块仅需承受较低的静电电压。
附图说明
下面结合附图，通过对本申请的具体实施方式详细描述，将使本申请的技术方案及其它有益效果显而易见。
图1为本申请实施例提供的静电保护电路的电路原理图。
图2为图1中所示可控硅整流器的一种电路原理图。
图3为图1中所示可控硅整流器的另一种电路原理图。
具体实施方式
下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述。显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
请参阅图1至图2，如图1所示，本实施例提供了一种静电保护电路，其包括静电输入模块10、时间常数模块20、二次驱动模块30、可控硅整流器40以及泄放开关模块50，静电输入模块10包括至少一个静电输入端，每一静电输入端用于电性连接一静电释放节点；时间常数模块20的第一输入端与静电输入模块10的输出端电性连接，时间常数模块20的第二输入端接地；二次驱动模块30的第一输入端与静电输入模块10的输出端电性连接，二次驱动模块30的第二输入端接地，二次驱动模块30的控制端与时间常数模块20的输出端电性连接；可控硅整流器40的输入端与静电输入模块10的输出端电性连接，可控硅整流器40的第一控制端与时间常数模块20的输出端电性连接，可控硅整流器40的第二控制端与二次驱动模块30的输出端电性连接；泄放开关模块50的输入端与可控硅整流器40的输出端电性连接，泄放开关模块50的输出端接地，泄放开关模块50的控制端与二次驱动模块30的输出端电性连接。
可以理解的是，本实施例提供的静电保护电路，通过时间常数模块20的输出端输出的低电位控制信号、二次驱动模块30的输出端输出的高电位控制信号可以导通串联连接的可控硅整流器40、泄放开关模块50所构成静电泄放路径，由于可控硅整流器40可以承受较高的静电电压，与泄放开关模块50串接之后可以承受更高的静电电压，且泄放开关模块50仅需承受较低的静电电压。
需要进行说明的是，在本实施例中，静电输入模块10可以同时接收并处理一个或者多个静电释放节点所释放出的静电，多个静电释放节点能够共用同一静电保护电路，提高了静电保护电路的静电释放效率；同时，其可以减少设备或者芯片的静电保护电路的占用空间或者面积。
其中，可控硅整流器40（Silicon-Controlled Rectifier，SCR）是一种由 PNPN 四层三结构成的半导体结构，是电流能力极强的 ESD 器件之一。因此，在相同的导电流情况下，本申请提供的静电保护电路的面积可以更小。
需要进行说明的是，可控硅整流器40与泄放开关模块50在未触发导通时，其可以承受更大的耐压，能够与LDMOS（Laterally Diffused Metal Oxide Semiconductor，横向扩散金属氧化物半导体）或者BJT（Bipolar Junction Transistor，双极结型晶体管）的高耐压相媲美。
在其中一个实施例中，静电输入模块10还包括至少一个二极管，每个二极管的阳极与一静电输入端对应电性连接，每个二极管的阴极与静电输入模块10的输出端电性连接。
例如，静电输入模块10可以但不限于包括第一二极管D1、第二二极管D2以及第三二极管D3中的至少一个，每个二极管的阳极作为一个静电输入端，可以与不同的静电释放节点电性连接，以导入对应的静电至静电输入模块10。
在其中一个实施例中，时间常数模块20包括第一电阻R1和第一电容C1，第一电阻R1的一端与至少一个二极管的阴极电性连接；第一电容C1的一端与第一电阻R1的另一端电性连接以构成时间常数模块20的输出端，第一电容C1的另一端接地。
在其中一个实施例中，二次驱动模块30包括第一晶体管T1和第二电阻R2，第一晶体管T1的源极与第一电阻R1的一端电性连接，第一晶体管T1的栅极与第一电阻R1的另一端电性连接，第一晶体管T1为P沟道型晶体管；第二电阻R2的一端与第一晶体管T1的漏极电性连接以构成二次驱动模块30的输出端，第二电阻R2的另一端接地。
需要进行说明的是，第一晶体管T1具体还可以为P沟道型场效应晶体管。
在其中一个实施例中，泄放开关模块50包括第二晶体管T2，第二晶体管T2的漏极与可控硅整流器40的输出端电性连接，第二晶体管T2的源极接地，第二晶体管T2的栅极与第二电阻R2的一端电性连接。
其中，第二晶体管T2可以但不限于为N沟道型晶体管，具体还可以为N沟道型场效应晶体管和/或薄膜晶体管，可以理解的是，作为薄膜晶体管，其容易集成于芯片中，且占空空间不大。
需要进行说明的是，由于可控硅整流器40可以承受较高的静电电压，与泄放开关模块50串接之后可以承受更高的静电电压，且泄放开关模块50仅需承受较低的静电电压，因此，在静电泄放时，第二晶体管T2的漏极与第二晶体管T2的源极之间的压差较小。因此，第二晶体管T2的耐压性要求较低，采用正常的低压管即可满足静电泄放要求，而低压管的占用空间或者占用面积小于高压管的占空空间或者占用面积，如此能够降低静电保护电路的占用面积，进而减小了芯片的面积。
同时，由于第二晶体管T2的耐压性要求较低，占空面积更小，因此，第二晶体管T2所需的开启电压更低，如此能够提高本申请提供的静电保护电路的响应速度或者启动速度。
在其中一个实施例中，时间常数模块20的时间常数大于静电释放节点所接收的静电的脉冲持续时间。
需要进行说明的是，如此静电保护电路在静电接入的瞬间，静电输入模块10的输出端电位为高电位，而时间常数模块20的输出端为低电位，以此可以快速响应静电释放请求，以形成对应的静电泄放路径。
在其中一个实施例中，静电释放节点接收到静电时，静电输入模块10的输出端为高电位，时间常数模块20的输出端为低电位，二次驱动模块30的输出端为高电位，时间常数模块20的输出端、二次驱动模块30的输出端控制可控硅整流器40处于导通状态，同时，二次驱动模块30的输出端控制泄放开关模块50导通，以形成静电泄放路径。
上述至少一个实施例所形成的静电保护电路的工作过程如下：
当第一二极管D1、第二二极管D2以及第三二极管D3中的至少一个阳极发生ESD事件时，由于第一电阻R1、第一电容C1的时间常数大于静电的脉冲时间，节点N1的电位不能及时跟随节点M1的电位进行对应变化，此时，节点M1的电位为高电位，而节点N1的电位还是低电位，第一晶体管T1导通，进而拉高节点N2的电位，则第二晶体管T2也导通，同时节点N1的电位、节点N2的电位也触发可控硅整流器40导通，如此形成了静电的泄放路径，静电依次流经节点M1、节点N3、节点N4以及第二晶体管T2以导入地线或者大地，进而保护了设备或者芯片的内部电路免受过压和/或过流的影响或者损坏。
如图2所示，在其中一个实施例中，可控硅整流器40包括第三电阻R3、第三晶体管T3、第四晶体管T4以及第四电阻R4，第三电阻R3的一端与第一电阻R1的一端电性连接；第三晶体管T3的集电极与第三电阻R3的另一端和第一电阻R1的另一端电性连接，第三晶体管T3的发射极与第二晶体管T2的漏极电性连接，第三晶体管T3为N沟道型晶体管；第四晶体管T4的发射极与第三电阻R3的一端电性连接，第四晶体管T4的基极与第三电阻R3的另一端电性连接，第四晶体管T4的集电极与第三晶体管T3的基极电性连接，第四晶体管T4为P沟道型晶体管；第四电阻R4的一端与第四晶体管T4的集电极和第二电阻R2的一端电性连接，第四电阻R4的另一端与第三晶体管T3的发射极电性连接。
其中，第三晶体管T3、第四晶体管T4均可以为双极结型晶体管。
图2所示实施例中的可控硅整流器40的工作过程如下：
正常情况下，节点N1经第一电阻R1连接至节点M1的高电位，第四晶体管T4处于关断状态；节点N2经第四电阻R4接地，第三晶体管T3也处于关断状态。
当节点N3接收到静电脉冲时，第四晶体管T4的PN结被反向击穿，第四电阻R4会有电流流过，这样节点N2的电位会抬高，最终会使第三晶体管T3导通，第三晶体管T3导通又会降低节点N1的电位，逐渐地将导通第四晶体管T4，第四晶体管T4的导通又会进一步抬高节点N2的电位，如此循环，第三晶体管T3、第四晶体管T4的导通过程是一个正反馈过程，两者的导通程度逐渐趋于饱和导通状态，直至最后，第三晶体管T3、第四晶体管T4均完全导通，以引流静电至节点N4。
由此可见，上述可控硅整流器40的工作过程中，节点N2的电位可以导通第三晶体管T3的提升过程是一个缓慢的积累过程。但是，在本申请提供的静电保护电路中，响应于静电脉冲，可以直接拉低节点N1的电位和拉高节点N2的电位，提高了第三晶体管T3、第四晶体管T4的导通速度，进而提升了静电的泄放及时性。
如图3所示，在其中一个实施例中，可控硅整流器40包括第五电阻R5、第五晶体管T5、第六电阻R6、第六晶体管T6、第七电阻R7以及第七晶体管T7，第五电阻R5的一端与第二晶体管的漏极电性连接；第五晶体管T5的发射极与第五电阻R5的一端电性连接，第五晶体管T5的基极与第五电阻R5的另一端、第二电阻的一端电性连接，第五晶体管T5为N沟道型晶体管；第六电阻R6的一端与第一电阻的一端电性连接；第六晶体管T6的发射极与第六电阻R6的另一端电性连接，第六晶体管T6的基极与第五晶体管T5的集电极电性连接，第六晶体管T6的集电极与第五电阻R5的另一端电性连接，第六晶体管T6为P沟道型晶体管；第七电阻R7的一端与第五电阻R5的另一端电性连接，第七电阻R7的另一端与第五电阻R5的一端电性连接；第七晶体管T7的集电极与第六晶体管T6的基极、第一电阻的另一端电性连接，第七晶体管T7的基极与第七电阻R7的一端电性连接，第七晶体管T7的发射极与第七电阻R7的另一端电性连接，第七晶体管T7为N沟道型晶体管。
其中，第五晶体管T5、第六晶体管T6以及第七晶体管T7均可以为双极结型晶体管。
图3所示实施例中的可控硅整流器40的工作过程如下：
正常情况下，节点N1经第一电阻R1连接至节点M1的高电位，第六晶体管T6处于关断状态；节点N2经第五电阻R5、第七电阻R7接地，第五晶体管T5、第七晶体管T7也均处于关断状态。
当节点N3接收到静电脉冲时，第六晶体管T6的PN结被反向击穿，第五电阻R5、第七电阻R7会有电流流过，这样节点N2的电位会抬高，最终会使第五晶体管T5、第七晶体管T7导通，第五晶体管T5、第七晶体管T7导通又会降低节点N1的电位，逐渐地导通第六晶体管T6，第六晶体管T6的导通又会进一步抬高节点N2的电位，如此循环，第五晶体管T5、第六晶体管T6以及第七晶体管T7的导通过程是一个正反馈过程，两者的导通程度逐渐趋于饱和导通状态，直至最后，第五晶体管T5、第六晶体管T6以及第七晶体管T7均完全导通，以引流静电至节点N4。
由此可见，图3所示可控硅整流器40的工作过程中，节点N2的电位可以导通第五晶体管T5、第七晶体管T7的提升过程是一个缓慢的积累过程。但是，在本申请提供的静电保护电路中，响应于静电脉冲，可以直接拉低节点N1的电位和拉高节点N2的电位，提高了第五晶体管T5、第六晶体管T6以及第七晶体管T7的导通速度，进而提升了静电的泄放及时性。
其中，图3所示的可控硅整流器40通过第六晶体管T6的复用形成了相当于两个并联的图2所示的可控硅整流器40，因此，图3所示的可控硅整流器40的导电流能力两倍于图2所示的可控硅整流器40。同时，在同样的导电流能力情况下，相比于图2所示的可控硅整流器40，图3所示的可控硅整流器40具有更小的面积，进而可以在更高导电流能力情况下可以进一步减小芯片的面积。
在其中一个实施例中，本实施例提供一种静电保护方法，其包括：响应于至少一个静电输入端接收的静电，静电输入模块10输出对应的静电脉冲；基于静电脉冲，时间常数模块20输出对应的低电位控制信号；基于低电位控制信号，二次驱动模块30输出对应的高电位控制信号；基于低电位控制信号、高电位控制信号的控制，导通串联连接的可控硅整流器40、泄放开关模块50以构成静电泄放路径。
可以理解的是，本实施例提供的静电保护方法，通过时间常数模块20的输出端输出的低电位控制信号、二次驱动模块30的输出端输出的高电位控制信号可以导通串联连接的可控硅整流器40、泄放开关模块50所构成静电泄放路径，由于可控硅整流器40可以承受较高的静电电压，与泄放开关模块50串接之后可以承受更高的静电电压，且泄放开关模块50仅需承受较低的静电电压。
在其中一个实施例中，静电保护方法还包括：配置时间常数模块20的时间常数；构造时间常数大于静电脉冲的持续时间。
在其中一个实施例中，本实施例提供一种芯片，其包括上述任一实施方式中的静电保护电路，且芯片的开机时间大于时间常数模块20的时间常数。
可以理解的是，本实施例提供的芯片，通过时间常数模块20的输出端输出的低电位控制信号、二次驱动模块30的输出端输出的高电位控制信号可以导通串联连接的可控硅整流器40、泄放开关模块50所构成静电泄放路径，由于可控硅整流器40可以承受较高的静电电压，与泄放开关模块50串接之后可以承受更高的静电电压，且泄放开关模块50仅需承受较低的静电电压。
需要进行说明的是，时间常数模块20的时间常数小于芯片或者设备的开机时间，可以避免开机器件静电保护电路的误动作。
在上述实施例中，对各个实施例的描述都各有侧重，某个实施例中没有详述的部分，可以参见其他实施例的相关描述。
以上对本申请实施例所提供的静电保护方法、静电保护电路及芯片进行了详细介绍，本文中应用了具体个例对本申请的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本申请的技术方案及其核心思想；本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本申请各实施例的技术方案的范围。
Claims (12)
1.一种静电保护电路，其特征在于，包括：
静电输入模块，所述静电输入模块包括至少一个静电输入端，每一所述静电输入端用于电性连接一静电释放节点；
时间常数模块，所述时间常数模块的第一输入端与所述静电输入模块的输出端电性连接，所述时间常数模块的第二输入端接地；
二次驱动模块，所述二次驱动模块的第一输入端与所述静电输入模块的输出端电性连接，所述二次驱动模块的第二输入端接地，所述二次驱动模块的控制端与所述时间常数模块的输出端电性连接；
可控硅整流器，所述可控硅整流器的输入端与所述静电输入模块的输出端电性连接，所述可控硅整流器的第一控制端与所述时间常数模块的输出端电性连接，所述可控硅整流器的第二控制端与所述二次驱动模块的输出端电性连接；
泄放开关模块，所述泄放开关模块的输入端与所述可控硅整流器的输出端电性连接，所述泄放开关模块的输出端接地，所述泄放开关模块的控制端与所述二次驱动模块的输出端电性连接。
2.根据权利要求1所述的静电保护电路，其特征在于，所述静电释放节点接收到静电时，所述时间常数模块的输出端为低电位，所述二次驱动模块的输出端为高电位，所述可控硅整流器、所述泄放开关模块同时导通以形成静电泄放路径。
3.根据权利要求2所述的静电保护电路，其特征在于，所述静电输入模块还包括：
至少一个二极管，每个所述二极管的阳极与一所述静电输入端对应电性连接，每个所述二极管的阴极与所述静电输入模块的输出端电性连接。
4.根据权利要求3所述的静电保护电路，其特征在于，所述时间常数模块包括：
第一电阻，所述第一电阻的一端与所述至少一个二极管的阴极电性连接；
第一电容，所述第一电容的一端与所述第一电阻的另一端电性连接以构成所述时间常数模块的输出端，所述第一电容的另一端接地。
5.根据权利要求4所述的静电保护电路，其特征在于，所述二次驱动模块包括：
第一晶体管，所述第一晶体管的源极与所述第一电阻的一端电性连接，所述第一晶体管的栅极与所述第一电阻的另一端电性连接，所述第一晶体管为P沟道型晶体管；和
第二电阻，所述第二电阻的一端与所述第一晶体管的漏极电性连接以构成所述二次驱动模块的输出端，所述第二电阻的另一端接地。
6.根据权利要求5所述的静电保护电路，其特征在于，所述泄放开关模块包括：
第二晶体管，所述第二晶体管的漏极与所述可控硅整流器的输出端电性连接，所述第二晶体管的源极接地，所述第二晶体管的栅极与所述第二电阻的一端电性连接。
7.根据权利要求6所述的静电保护电路，其特征在于，所述可控硅整流器包括：
第三电阻，所述第三电阻的一端与所述第一电阻的一端电性连接；
第三晶体管，所述第三晶体管的集电极与所述第三电阻的另一端和所述第一电阻的另一端电性连接，所述第三晶体管的发射极与所述第二晶体管的漏极电性连接，所述第三晶体管为N沟道型晶体管；
第四晶体管，所述第四晶体管的发射极与所述第三电阻的一端电性连接，所述第四晶体管的基极与所述第三电阻的另一端电性连接，所述第四晶体管的集电极与所述第三晶体管的基极电性连接，所述第四晶体管为P沟道型晶体管；
第四电阻，所述第四电阻的一端与所述第四晶体管的集电极和所述第二电阻的一端电性连接，所述第四电阻的另一端与所述第三晶体管的发射极电性连接。
8.根据权利要求6所述的静电保护电路，其特征在于，所述可控硅整流器包括：
第五电阻，所述第五电阻的一端与第二晶体管的漏极电性连接；
第五晶体管，所述第五晶体管的发射极与所述第五电阻的一端电性连接，所述第五晶体管的基极与所述第五电阻的另一端、所述第二电阻的一端电性连接，所述第五晶体管为N沟道型晶体管；
第六电阻，所述第六电阻的一端与所述第一电阻的一端电性连接；
第六晶体管，所述第六晶体管的发射极与所述第六电阻的另一端电性连接，所述第六晶体管的基极与所述第五晶体管的集电极电性连接，所述第六晶体管的集电极与所述第五电阻的另一端电性连接，所述第六晶体管为P沟道型晶体管；
第七电阻，所述第七电阻的一端与所述第五电阻的另一端电性连接，所述第七电阻的另一端与所述第五电阻的一端电性连接；以及
第七晶体管，所述第七晶体管的集电极与所述第六晶体管的基极、所述第一电阻的另一端电性连接，所述第七晶体管的基极与所述第七电阻的一端电性连接，所述第七晶体管的发射极与所述第七电阻的另一端电性连接，所述第七晶体管为N沟道型晶体管。
9.根据权利要求1至8任一项所述的静电保护电路，其特征在于，所述时间常数模块的时间常数大于所述静电释放节点所接收的静电的脉冲持续时间。
10.一种静电保护方法，其特征在于，包括：
响应于至少一个静电输入端接收的静电，静电输入模块输出对应的静电脉冲；
基于所述静电脉冲，时间常数模块输出对应的低电位控制信号；
基于所述低电位控制信号，二次驱动模块输出对应的高电位控制信号；
基于所述低电位控制信号、所述高电位控制信号的控制，导通串联连接的可控硅整流器、泄放开关模块以构成静电泄放路径。
11.根据权利要求10所述的静电保护方法，其特征在于，所述静电保护方法还包括：
配置所述时间常数模块的时间常数；
构造所述时间常数大于所述静电脉冲的持续时间。
12.一种芯片，其特征在于，包括如权利要求1至9任一项所述的静电保护电路，且所述芯片的开机时间大于所述时间常数模块的时间常数。
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