CN110190052A - 一种用于全芯片esd防护的三端紧凑复合型scr器件 - Google Patents
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Abstract
本发明属于电子技术领域，具体涉及静电放电(ESD)保护电路的设计，具体提供了一种用于全芯片ESD防护的三端紧凑复合型SCR器件(CCSCR)，包括主放电CCSCR器件与RC辅助触发探测电路；主放电CCSCR器件为一个三端器件，在CMOS器件结构的基础上引入三条寄生SCR通路，从而在更小的版图面积下实现高鲁棒性的全芯片ESD保护；RC辅助触发探测电路的引入能够进一步减小器件的触发电压；另外，本发明CCSCR器件该器件也可作为两端器件为任意IO端口与电源之间提供ESD保护。
Description
技术领域
本发明属于电子技术领域，具体涉及静电放电(Electro-Static discharge，简称ESD)保护电路的设计，尤指一种用于全芯片ESD防护的可控硅整流器SCR(SiliconControlled Rectifier简称SCR)。
背景技术
在半导体芯片的生产制造、封装运输以及用户使用过程中，ESD现象无处不在；ESD所产生的瞬间高压静电脉冲可以通过芯片的管脚流入芯片内部，致使芯片内部电路发生栅氧击穿损坏而无法正常工作。近年来，随着电子工业的迅速发展，集成电路的线宽进一步减小，芯片的集成度进一步增大，MOSFET器件的栅氧化层越来越薄，使得集成电路对ESD事件越来越敏感。在过去三十年的研究中发现，70％的芯片失效是由ESD事件引起的；因此，集成电路中ESD防护的研究及设计极其重要。
全芯片ESD保护电路指的是在输入输出端口IO与IO之间、IO与电源VDD之间、IO与地VSS之间、电源VDD与地VSS之间均设有ESD保护器件，其中IO端的ESD保护器件可以选择GGNMOS、GCNMOS、二极管串、SCR等器件；电源与地之间的ESD防护常常使用RC Power-Clamp电路，RC Power-Clamp电路由一个电阻R、一个电容C、由PMOS和NMOS构成的反相器、以及一个放电NMOS(BigNMOS)构成，由电阻和电容构成的RC时间常数选择在us数量级范围。当ESD脉冲发生在电源端VDD时，该信号通过电容产生大小为CdV/dt的电流，电流经过电阻时会产生幅值为RCdV/dt压降；ESD脉冲的dV/dt可达到1010V/s量级，R选择KΩ量级，电容选择pF量级，因此电容两端分压电压为低电平；反相器的输入端为低电平，该低电平信号通过反相器在BigNMOS的栅端产生高电平信号，因此BigNMOS开启，泄放ESD电流；当正常工作电信号发生在电源端VDD时，工作信号脉冲的dV/dt通常为103V/s，经计算电容两端分压电压为高电平，反相器的输入端为高电平，该高电平信号通过反相器在BigNMOS的栅端产生低电平信号，因此BigNMOS关闭，RC Power-Clamp电路不工作。
如图1所示为全芯片ESD保护电路图，IO端口选择GGNMOS作为ESD保护器件、电源VDD到地VSS的ESD保护电路选择RC Power-Clamp电路。全芯片ESD保护电路为芯片内部电路提供六种模式的ESD保护，分别为IO端相对VSS端口施加正向ESD脉冲(简称PS模式)、IO端相对VSS端口施加负向ESD脉冲(简称NS模式)、IO端相对VDD端口施加正向ESD脉冲(简称PD模式)、IO端相对VDD端口施加负向ESD脉冲(简称ND模式)、VDD端相对VSS端口施加正向ESD脉冲(简称DS模式)、VDD端相对VSS端口施加负向ESD脉冲(简称SD模式)。PS模式下的ESD电流路径为Mp1的寄生二极管D1和RC Power-Clamp电路；NS模式下的ESD电流路径为Mn1的寄生二极管D2；PD模式下的ESD电流路径为Mp1的寄生二极管D1；ND模式下的ESD电流路径为RCPower-Clamp电路和Mn1的寄生二极管D2；DS模式依靠RC Power-Clamp电路泄放ESD电流；SD模式依靠Mn寄生的二极管D5泄放ESD电流。
在全芯片ESD保护电路中，IO与VDD和VSS之间均需要单体器件作为ESD保护器件，这样占用了较大的芯片面积，此外，为了在ESD应力条件下快速泄放ESD电流，需要在VDD和VSS供电线路之间以适当的距离反复插入有效的ESD箝位电路，以提供VDD和VSS供电线路之间的低阻抗路径，这也会损耗大量的芯片面积。因而，对于先进工艺下的ESD防护，如何利用最小的芯片面积实现满足设计窗口范围的全芯片ESD保护电路是ESD器件优化的一个重要研究方向。
发明内容
本发明的目的在于提供了一种用于全芯片ESD防护的三端紧凑复合型SCR器件(compact and compound SCR，简称CCSCR)；该CCSCR器件为一个三端器件，能够实现全芯片的六种模式的ESD防护，是一种紧凑的、节省面积的全芯片保护方案；此外，该器件也可作为两端器件为任意IO端口与电源之间提供ESD保护。本发明CCSCR器件利用RC辅助触发探测电路检测ESD脉冲上升沿来开启器件，有利于减小CCSCR器件的触发电压；RC辅助探测电路开启CCSCR中寄生的N沟道MOSFET与P沟道MOSFET，泄放一定比例的ESD电流，减小了SCR的电导调制效应从而可以提高器件的维持电压，减小发生latch-up的风险。
为实现上述目的，本发明采用的技术方案如下：
一种用于全芯片ESD防护的三端紧凑复合型SCR器件，包括：主放电CCSCR器件与RC辅助触发探测电路；其特征在于，
所述主放电CCSCR器件包括：
第一种导电类型硅衬底110；所述第一种导电类型硅衬底110上形成的相邻接的第一种导电类型阱区130和第二种导电类型阱区140；所述第一种导电类型阱区130内设有第一个第一种导电类型重掺杂区131、第一个第二种导电类型重掺杂区132和第二个第二种导电类型重掺杂区133，所述第一个第一种导电类型重掺杂区131与第一个第二种导电类型重掺杂区132之间设有浅沟槽隔离、且两者均与VSS相连(作为全芯片ESD保护电路的接地端电极)，所述第一个第二种导电类型重掺杂区132和第二个第二种导电类型重掺杂区133之间的硅表面上设置有第一个栅氧化层区150；所述第二种导电类型阱区140内设有第二个第一种导电类型重掺杂区141、第三个第一种导电类型重掺杂区142和第三个第二种导电类型重掺杂区143，所述第三个第一种导电类型重掺杂区142与第三个第二种导电类型重掺杂区143之间设有浅沟槽隔离、且两者均与VDD相连(作为全芯片ESD保护电路的电源电极)，所述第二个第一种导电类型重掺杂区141与第三个第一种导电类型重掺杂区142之间的硅表面上有第二个栅氧化层区151；所述第二个第二种导电类型重掺杂区133与第二个第一种导电类型重掺杂区141之间设有浅沟槽隔离、且两者均与IO相连(作为全芯片ESD保护电路的输入输出电极)；
所述RC辅助触发探测电路包括：
PMOS晶体管Mp、NMOS晶体管Mn、电阻R和电容C；所述电阻R的一端与PMOS晶体管Mp的源极及电源VDD端相连；电阻R的另一端与电容C的一端、PMOS晶体管Mp的栅极、NMOS晶体管Mn的栅极相连，作为内部端口A端口；电容C的另一端与NMOS晶体管Mn源极与地端VSS相连；PMOS晶体管Mp的漏极与NMOS晶体管Mn的漏极相连，作为内部端口B端口；
所述第一个栅氧化层150上覆盖有多晶硅层、且与内部端口B端口相连；所述第二个栅氧化层151上覆盖有多晶硅层、且与内部端口A端口相连。
本发明的有益效果在于：
本发明提供一种用于全芯片ESD防护的三端紧凑复合型SCR器件，利用外部RC辅助触发探测电路辅助主放电CCSCR的开启，减小了器件的触发电压；CCSCR器件内部PMOS与NMOS的沟道电流和PMOS与NMOS各自寄生的PNP与NPN均可辅助泄放一定比例的ESD电流，减小了主SCR路径上的ESD电流，减小了SCR的电导调制效应从而提高器件的维持电压；此外，SCR作为主放电器件具有很大的ESD鲁棒性，可以在很小的面积下泄放极大的ESD电流。综上优点均可证明该器件可以在更小的面积下更好的满足设计窗口的需求。该器件作为一个三端器件，可以实现ESD保护电路所需的六种模式的ESD保护需求，比起传统的ESD保护电路而言具有更小的面积，更适用于先进工艺下的ESD保护设计。
附图说明
图1为全芯片ESD保护电路。
图2本发明提出的CCSCR器件结构及RC辅助触发探测电路工作在PS放电模式下的电流分布图。
图3本发明提出的CCSCR器件结构及RC辅助触发探测电路工作在NS放电模式下的电流分布图。
图4本发明提出的CCSCR器件结构及RC辅助触发探测电路工作在PD放电模式下的电流分布图。
图5本发明提出的CCSCR器件结构及RC辅助触发探测电路工作在ND放电模式下的电流分布图。
图6本发明提出的CCSCR器件结构及RC辅助触发探测电路工作在DS放电模式下的电流分布图。
图7本发明提出的CCSCR器件结构及RC辅助触发探测电路工作在SD放电模式下的电流分布图。
具体实施方式
下面结合附图和具体实施方式对本发明进行详细说明。
本实施例提供一种用于全芯片ESD防护的三端紧凑复合型SCR器件，如图2～图7所示；包括：一个主放电CCSCR器件与一个RC辅助触发探测电路；其中，
所述主放电CCSCR器件包括：
p型硅衬底110；所述p型衬底110上形成的阱区，所述阱区包括一个p型阱区130和一个n型阱区140，所述两个阱区邻接；所述p型阱区130内设有一个p型重掺杂区131、一个n型重掺杂区132和一个n型重掺杂区133；所述n型阱区140内设有一个p型重掺杂区141、一个p型重掺杂区142和一个n型重掺杂区143；所述n型重掺杂区132与n型重掺杂区133之间的硅表面上设置有一个栅氧化层区150，其上表面覆盖有多晶硅；p型重掺杂区141与p型重掺杂区142之间的硅表面上有一个栅氧化层区151，其上表面覆盖有多晶硅；所述p型重掺杂区131、n型重掺杂区132之间设有浅沟槽隔离(Shallow Trench Isolation,简称STI)，n型重掺杂区133、p型重掺杂区141之间设有STI，p型重掺杂区142、n型重掺杂区143之间设有STI，如图2中阴影区域所示；所述p型重掺杂区142和n型重掺杂区143与VDD相连，作为全芯片ESD保护电路的电源电极；所述p型重掺杂区131和n型重掺杂区132与VSS相连，作为全芯片ESD保护电路的接地端电极；所述n型重掺杂区133和p型重掺杂区141与IO相连，作为全芯片ESD保护电路的输入输出电极；
所述RC辅助触发探测电路包括：
一个PMOS晶体管Mp、一个NMOS晶体管Mn、一个电阻R和一个电容C；所述电阻R的一端与PMOS晶体管Mp的源极及电源VDD端相连；电阻R的另一端与电容C的一端、PMOS晶体管Mp的栅极、NMOS晶体管Mn的栅极相连，作为内部端口A端口；电容C的另一端与NMOS晶体管Mn源极与地端VSS相连；PMOS晶体管Mp的漏极与NMOS晶体管Mn的漏极相连，作为内部端口B端口；
所述栅氧化层150上覆盖有多晶硅层、且与RC辅助触发探测电路的内部端口B端口相连；所述栅氧化层151上覆盖有多晶硅层、且与辅助触发探测电路的内部端口A端口相连。
从工作原理上讲：
上述器件工作在PS模式下的电流路径如图2所示；当IO端相对VSS端口施加正向ESD脉冲时(PS模式)，首先由与IO端相连的N型阱区140中的P型重掺杂区141与N型阱区140形成的寄生二极管导通，将ESD信号传输至VDD端口，此时RC辅助触发探测电路开始工作。由于RC时间常数远大于ESD脉冲宽度，因此RC电路的电容两端为低电平，RC电路内部信号端A为低电平，经过反相器后在内部端口B端输出高电平信号。B端的高电平信号施加到CCSCR的寄生NMOS栅极，NMOS沟道开启泄放ESD电流。当IO端电压增大到使NMOS发生源漏雪崩击穿时，雪崩产生的空穴流向VSS端口，在P型阱区130电阻上产生压降，最终使得NMOS的寄生NPN晶体管开启。之后雪崩电流持续增大，使得由N型阱区140内的N型重掺杂区143、N型阱区140、P型阱区130、P型阱区130内的N型重掺杂区132形成的寄生npn开启；同时雪崩产生的电子流向IO端口，在N型阱区140电阻上产生压降，最终使得由N型阱区140内的P型重掺杂区141、N型阱区140、P型阱区130、P型阱区内的P型重掺杂区131形成的寄生pnp开启。此时寄生pnp管的集电极电流为寄生npn管提供基极电流，同时寄生npn管的集电极电流为寄生pnp管提供基极电流，两管形成电流正反馈机制，SCR1导通。RC辅助触发电路的引入减小了CCSCR的触发电压，同时寄生NMOS泄放一定的ESD电流有助于增大SCR的维持电压。
上述器件工作在NS模式下的电流路径如图3所示，当IO端相对VSS端口施加负向ESD脉冲时(NS模式)，由P型阱区130内的P型重掺杂区131与P型阱区130内的N型重掺杂区133形成的内部寄生二极管开启泄放ESD电流。
上述器件工作在PD模式下的电流路径如图4所示，当IO端相对VDD端口施加正向ESD脉冲时(PD模式)，由N型阱区140内的P型重掺杂区141与N型阱区140内的N型重掺杂区143形成的内部寄生二极管开启泄放ESD电流。
上述器件工作在ND模式下的电流路径如图5所示，当IO端相对VDD端口施加负向ESD脉冲时(ND模式)，首先由P型阱区130中的P型重掺杂区131与P型阱区130的N型重掺杂区133形成的寄生二极管导通，将ESD信号传输至VSS端口，此时RC辅助触发探测电路开始工作。PMOS沟道开启，当器件内部寄生的PMOS发生源漏雪崩击穿时，雪崩击穿产生的电子流入VDD端，在N型阱区140电阻上产生压降，最终使得PMOS内部寄生PNP晶体管开启。当雪崩电流进一步增大，最终使得由N型阱区140内的P型重掺杂区142、N型阱区140、P型阱区130、P型阱区130内的P型重掺杂区131形成的内部寄生pnp开启，同时雪崩产生的电子流向IO端口，在P型阱区130电阻上产生压降，最终使得寄生npn开启。同时寄生pnp管的集电极电流为寄生npn管提供基极电流，寄生npn管的集电极电流为寄生pnp管提供基极电流，两管形成电流正反馈机制，SCR2导通。
上述器件工作在DS模式下的电流路径如图6所示，当VDD端相对VSS端口施加正向ESD脉冲时(DS模式)，RC辅助触发探测电路开始工作，使得PMOS与NMOS沟道开启泄放ESD电流。当电压持续增大，使得PMOS与NMOS发生源漏雪崩击穿，其各自内部的寄生的PNP晶体管和NPN晶体管开启。生成的电子流向VDD端，在N型阱区140内的电阻上产生压降，最终使得由N型阱区140内的P型重掺杂区142、N型阱区140、P型阱区130、P型阱区130内的P型重掺杂区131形成的内部寄生pnp开启，同时雪崩产生的电子流向VSS端口，在P型阱区130内的电阻上产生压降，最终使得由N型阱区140内的N型重掺杂区143、N型阱区140、P型阱区130、P型阱区130内的N型重掺杂区132形成的寄生npn开启。同时寄生pnp管的集电极电流为寄生npn管提供基极电流，寄生npn管的集电极电流为寄生pnp管提供基极电流，两管形成电流正反馈机制，SCR3导通。
上述器件工作在SD模式下的电流路径如图7所示，当VDD端相对VSS端口施加负向ESD脉冲时(SD模式)，由P型阱区130内的P型重掺杂区131、P型阱区130、N型阱区140、N型阱区140内的N型重掺杂区143形成的内部寄生二极管开启泄放ESD电流。
综上，带有RC辅助触发探测电路的CCSCR器件可以实现全芯片ESD保护，该器件具有面积紧凑、降低SCR触发电压与增大SCR维持电压、有较高的ESD鲁棒性的特点。
以上所述，仅为本发明的具体实施方式，本说明书中所公开的任一特征，除非特别叙述，均可被其他等效或具有类似目的的替代特征加以替换；所公开的所有特征、或所有方法或过程中的步骤，除了互相排斥的特征和/或步骤以外，均可以任何方式组合。
Claims (1)
1.一种用于全芯片ESD防护的三端紧凑复合型SCR器件，包括：主放电CCSCR器件与RC辅助触发探测电路；其特征在于，
所述主放电CCSCR器件包括：
第一种导电类型硅衬底(110)；所述第一种导电类型硅衬底(110)上形成的相邻接的第一种导电类型阱区(130)和第二种导电类型阱区(140)；所述第一种导电类型阱区(130)内设有第一个第一种导电类型重掺杂区(131)、第一个第二种导电类型重掺杂区(132)和第二个第二种导电类型重掺杂区(133)，所述第一个第一种导电类型重掺杂区(131)与第一个第二种导电类型重掺杂区(132)之间设有浅沟槽隔离、且两者均与VSS相连，所述第一个第二种导电类型重掺杂区(132)和第二个第二种导电类型重掺杂区(133)之间的硅表面上设置有第一个栅氧化层区(150)；所述第二种导电类型阱区(140)内设有第二个第一种导电类型重掺杂区(141)、第三个第一种导电类型重掺杂区(142)和第三个第二种导电类型重掺杂区(143)，所述第三个第一种导电类型重掺杂区(142)与第三个第二种导电类型重掺杂区(143)之间设有浅沟槽隔离、且两者均与VDD相连，所述第二个第一种导电类型重掺杂区(141)与第三个第一种导电类型重掺杂区(142)之间的硅表面上有第二个栅氧化层区(151)；所述第二个第二种导电类型重掺杂区(133)与第二个第一种导电类型重掺杂区(141)之间设有浅沟槽隔离、且两者均与IO相连；
所述RC辅助触发探测电路包括：
PMOS晶体管(Mp)、NMOS晶体管(Mn)、电阻(R)和电容(C)；所述电阻(R)的一端与PMOS晶体管(Mp)的源极及电源VDD端相连；电阻(R)的另一端与电容(C)的一端、PMOS晶体管(Mp)的栅极、NMOS晶体管(Mn)的栅极相连，作为内部端口A端口；电容(C)的另一端与NMOS晶体管(Mn)源极与地端VSS相连；PMOS晶体管(Mp)的漏极与NMOS晶体管(Mn)的漏极相连，作为内部端口B端口；
所述第一个栅氧化层(150)上覆盖有多晶硅层、且与内部端口B端口相连；所述第二个栅氧化层(151)上覆盖有多晶硅层、且与内部端口A端口相连。
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