JP3388751B2 - 高速、高電圧回路用静電放電回路 - Google Patents

高速、高電圧回路用静電放電回路

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Description

【発明の詳細な説明】 発明の分野 この発明は一般に、静電放電により引き起こされるダ
メージから集積回路を保護するための回路に関し、より
特定的には、高速、高電圧回路の静電放電保護に関す
る。
背景技術 金属酸化物半導体（MOS）技術を用いる集積回路の製
作において、トランジスタの性能をさらに高めるために
ゲート酸化物層はますます薄くなっている。所与の１組
の端子電圧に対して、MOSトランジスタのドレイン電流
はゲート酸化物層の厚さに反比例する。ある薄いゲート
のトランジスタは15nmのゲート酸化物を有し得る。
薄いゲートのトランジスタを有する回路の動作および
扱いで関心があるのは、静電放電（ESD）により引き起
こされるダメージに対する回路の感受性である。二酸化
シリコンの絶縁破壊の強さはほぼ8x106V/cmであるの
で、15nmのゲート酸化物は、12Vを超える電圧に耐えら
れないだろう。しかしながら、ESDパルスは数千ボルト
のピークを有し得る。ESDパルスの主な源は、入力／出
力ピンまたはパッドを有する集積回路パッケージを人間
が扱うことである。
ESD保護を与えるための回路は既知である。図１は先
行技術のESD保護回路である。信号が入力パッドまたは
ピン10で与えられる。第１のトランジスタ12と第２のト
ランジスタ14とが高電圧パルスを放電するのに用いられ
る。ESDストライクにより生じた負の方へ向かうパルス
が第１のトランジスタ12を介して放電される。第１のト
ランジスタのゲート16がVccに結合される。負の方へ向
かうESDパルスは第２のトランジスタ14をオンにし、こ
れは接地に結合されたソース18を有する。第１および第
２のトランジスタは、Vccまたは接地のいずれかへの経
路を確立することによりESDパルスのほとんどを放電
し、電荷の残りの多くは、トランジスタのゲート補助の
接合破壊によって第３のトランジスタ20を介して放電さ
れる。第１、第２および第３のトランジスタの寄生バイ
ポーラトランジスタのバイポーラターンオンにより、付
加的なパルス放電が行なわれる。
図１の回路にはいくつもの制限がある。典型的には、
第１のトランジスタ12と第２のトランジスタ14とは、高
いターンオン電圧、たとえば15V〜20Vを有しかつチャネ
ルの長さが長い金属電界効果トランジスタである。その
結果、２つのトランジスタはESDパルスを放電する際に
本質的に幾分非効率的である。十分に放電されていない
ESDパルスからの電荷が、保護される対象の内部回路22
までいくかもしれない。この電荷は回路22のトランジス
タのゲートにダメージを与えるかもしれない。
この回路の別の制限とは、第３のトランジスタ20は薄
いゲートのトランジスタであるが、回路内のその接続に
よって、第３のトランジスタがゲート補助の接合破壊を
受けやすくなるということである。もしトランジスタに
かかる電圧がデバイスの降伏電圧を超えるならば、トラ
ンジスタがダメージを受けると、その結果、入力信号を
接地に永久に短絡させるかもしれない。
ESD保護回路は、保護される対象の内部回路22と入力
パッド１との間に抵抗器24も含む。抵抗器の目的は、第
１のトランジスタ12と第２のトランジスタ14とが、ESD
電荷のほとんどを、薄いゲートの第３のトランジスタ20
に達する前に放電するための、インピーダンスがより低
い経路であることを良好に確実にすることである。つま
り、抵抗器24は、永久のダメージを引き起こすおそれの
ある高電圧から第３のトランジスタを保護するように機
能する。しかしながら、抵抗器は内部回路22への入力経
路でRC遅延を導入する。この遅延は高速回路に制限を課
す。
図１のESD保護回路のさらに別の制限は高電圧アプリ
ケーションを含む。もし内部回路22が１つ以上のPLD,EP
ROM,FPGAまたはフラッシュデバイスのような不揮発性高
速デバイスを含むならば、ESD保護回路はd.c.動作条件
下で高電圧に耐えることができなければならない。たと
えば、プログラミング信号がパッド10で20V入力を必要
とし得る。金属電界効果トランジスタ12および14は、典
型的にはこれらの高電圧条件下でダメージを受けにくい
が、薄いゲートの第３のトランジスタは降伏し、接地へ
の永久の短絡を引き起こすかもしれない。
この発明の目的は、高電圧回路動作または高速回路動
作のいずれかに制限をもたらさずに、静電放電のための
保護を達成する回路を提供することである。
発明の概要 上記の目的は、アクティブMOSトランジスタを用い
て、負電圧ESDパルス用の第１の制御された経路と、電
圧を分圧する正電圧ESDパルス用の第２の制御された経
路とを確立し、それによって高速デバイスを用いること
ができるようにすることによりかなえられた。トランジ
スタのゲートは、ゲートを分離しかつゲート電圧および
トランジスタのコンダクタンスの両方を増大させるため
に、抵抗器およびインバータによって接地電位または固
定された電圧源電位（Vcc）のいずれかに結合される。
第１の制御された経路は入力パッドのような信号ノー
ドから、第１の薄いゲートのMOSトランジスタのソース
電極およびドレイン電極を介してVccまでである。トラ
ンジスタのゲートは抵抗器とインバータとによってVcc
に結合され、それによってゲートでソフトな接地を確立
する。ゲートから入力パッドまでの寄生キャパシタがゲ
ート電圧を上げ、トランジスタをより強くオンにする。
トランジスタはそのしきい値電圧でオンになり、ゲート
でのソフトな接地によって、負に向かう静電パルスを効
果的に放電するためにゲートはブートストラップアップ
される。
第２の制御された経路は第２および第３の薄いゲート
のMOSトランジスタを含む。２つのトランジスタは信号
ノードから接地まで直列に接続され、第２のトランジス
タは信号ノードに結合されかつ第３のトランジスタは接
地に結合されている。第３のトランジスタのゲートが第
１のトランジスタと同じ態様で、すなわち抵抗器とイン
バータとを介してVccに電気的に結合される。その結
果、ゲートはソフトな接地にある。
第２のトランジスタのゲートが抵抗器とインバータとを
介して接地に接続される。第３のトランジスタのゲート
がVccにあるので、第３のトランジスタのドレインに与
えられる最高電圧はVccと第２のトランジスタのしきい
値電圧との間の差である。従来、Vccは５ボルトであ
る。もししきい値電圧が１ボルトであれば、第３のトラ
ンジスタは４ボルトの最大電圧に遭遇する。
正の静電パルスを放電するための制御された経路を形
成するために第２および第３のトランジスタを組合せる
ことによって、薄いゲートのトランジスタを用いること
ができるようになり、トランジスタの降伏電圧を超える
正電圧での、保護された回路の動作が可能になる。たと
えば、20Vのプログラミング信号が、ESD保護回路の薄い
ゲートのトランジスタにダメージを与えることなく信号
ノードに与えられ得る。
好ましい実施例において、第４のトランジスタは、高
電圧では動作しない内部回路への第３の制御された経路
を確立する。第４のトランジスタのソースおよびドレイ
ンが、保護される対象の低電圧内部回路に信号ノードを
結合するように接続される。ゲートが抵抗器およびイン
バータを介して接地に結合され、それによってゲートで
Vccを確立する。こうして、低電圧内部回路は、Vccを超
えない電圧に制限される。
好ましい実施例において、第１およびい第２の薄いゲ
ートのトランジスタの各々と２つのトランジスタに関連
した寄与キャパシタの各々とは、低い値の抵抗器により
信号ノードに結合される。抵抗器は、薄いゲートのMOS
トランジスタの寄生バイポーラトランジスタのバイポー
ラスナップバックを抑止する小さい抵抗を与える。
この発明の利点は、回路によって、ESD保護と高い動
作電圧の通過とが可能になることである。別の利点は、
信号ノードから保護対象の回路までの経路で抵抗は加え
られないことである。その結果、高速動作を抑止するで
あろうRC遅延は導入されない。
図面の簡単な説明 図１は、先行技術のESD保護回路の概略図である。
図２は、この発明に従った、高速、高電圧保護回路の
概略図である。
この発明を実行するための改良のモード 図２を参照して、保護回路28が、入力パッドのような
信号ノード30と、低電圧で動作可能な回路32と高電圧お
よび低電圧の両方で動作可能な回路34とに分割された保
護される回路とを有するものとして示されている。図２
はこの発明の好ましい実施例を示しているが、高電圧回
路および低電圧回路の両方を含むことは、この発明にと
って決定的に重要ではない。
信号ノード30で故意にではなく与えられた負に向かう
静電パルスが、第１のトランジスタ36を含む第１の制御
された経路を介して放電される。制御された経路はノー
ド38でVccまで延びる。従来、Vccは5Vであるが、MOS回
路を動作させるための固定された電源電圧は特定のアプ
リケーションによって異なっていてもよい。たとえば、
Vccはバッテリ動作のラップトップコンピュータに対し
ては幾分より低くなっている。
第１のトランジスタ36のゲート40が抵抗器42とインバ
ータ44とによってVccに結合される。この構成はゲート4
0で「ソフトな接地」を確立する。寄生キャパシタ46が
ゲート40を、信号ノード30からの第１の制御された経路
に沿って置かれた抵抗器48に容量性結合する。
第１のトランジスタ36、同様に第２のトランジスタ5
0、第３のトランジスタ52および第４のトランジスタ54
は薄いゲートの、短いチャネルのトランジスタである。
トランジスタのチャネルが短かければ短いほど、回路が
ESDパルスを放電する際の効率がそれだけいっそうよく
なる。好ましい実施例において、チャネルの長さは1.2
μｍから1.4μｍの範囲である。ゲート酸化物の厚さは
好ましくは300Å未満であり、理想的には100Åから200
Åの範囲である。しかしながら、これらの寸法のいずれ
もこの発明にとって決定的に重要ではない。
動作において、負のESDパルスは第１のトランジスタ3
6のしきい値電圧を超え、それによって第１のトランジ
スタをオンにする。寄生キャパシタ46は、ESDパルスを
効率的に放電するためにゲート電圧を上げる際の助けに
なる。キャパシタおよび抵抗器42は、第１のトランジス
タのターンオフを遅延させるRC時定数を規定する。キャ
パシタは、効率を高めるタイミングを達成するために抵
抗器42を介してインバータ44に放電する。抵抗器は、ゲ
ート電圧とトランジスタのコンダクタンスとを増大させ
るためにゲート40をインバータから分離する。トランジ
スタ36は薄いゲートのデバイスであるので、このトラン
ジスタはほぼ1Vのしきい値電圧でオンになり、ソフトな
接地によってゲートはブートストラップアップされ、さ
らに効率を高める。トランジスタのしきい値電圧は、当
業者により理解されている設計および製作技術に従って
異なっていてもよい。
信号ノード30からVccまでの第１の制御された経路内
の抵抗器48は典型的には、拡散技術により製作された抵
抗器である。図２に示されていないが、第１のトランジ
スタは寄生バイポーラトランジスタを有する。抵抗器48
は、これがなければ過度の電流により引き起こされるか
もしれないバイポーラスナップバックを防ぐ小さな抵抗
を与える。
保護回路28は、抵抗器56と、第２の薄いゲートのMOS
トランジスタ50と第３の薄いゲートのMOSトランジスタ5
2との直列接続とにより規定された第２の制御された経
路を含む。抵抗器56は、上で説明した抵抗器48と同じ態
様でバイポーラスナップバックを防ぐように機能する。
ドレイン対ゲート寄生キャパシタ58および60は、抵抗器
62および64と組合わされて、正のESDパルスを効率的に
放電するに足る時間第２の制御された経路が導通するの
を確実にするためのRC遅延を確立するように働く。寄生
キャパシタは、関連の抵抗器を介してインバータ66およ
び68に放電する。第３のトランジスタ52のインバータ68
はVccに接続され、その結果トランジスタのゲート70は
第１のトランジスタ36と同じ「ソフトな接地」を有す
る。第２のトランジスタ50のインバータ66は接地に接続
される。
第２のトランジスタ50と第３のトランジスタ52との直
列接続によって、薄いゲートの第３のMOSトランジスタ5
2にダメージを与えずに、回路34のプログラミングまた
は他の動作のために信号ノード30で高電圧、たとえば20
Vの入力を可能にする。第２のＮチャネルトランジスタ5
0は、Vccでハイに結合されるゲート72を有し、第３のＮ
チャネルトランジスタ52のゲート70はソフトな接地でロ
ーに結合される。高電圧プログラミング信号または正の
ESDパルスが信号ノード30で導入されると、第２のトラ
ンジスタは、全電圧が第３のトランジスタ52に達しない
ようにする。第２のトランジスタのソース74と第３のト
ランジスタのドレイン76との接合部が、第２のトランジ
スタのしきい値電圧とゲート72との間の電位差に等しい
電位に達すると、第２のトランジスタはオフになり、さ
らなる電圧増加が第３のトランジスタのドレイン76に達
することはない。上で説明した実施例において、ゲート
72は5VのVcc電圧であり、しきい値電圧はほぼ1Vである
ので、第３のトランジスタのドレイン76およびソース78
にかかる電圧は4Vに制限される。しかしながら、これら
の電圧はこの発明にとって決定的に重要ではない。
動作において、第２の制御された経路は、第１の制御
された経路が負のESDパルスを放電するのと基本的に同
じ態様で正のESDパルスを放電する。重要な相違は、電
圧制限トランジスタ50を用いることにより第２の制御さ
れた経路にダメージを与えることなく回路34の高電圧動
作が可能になることである。
保護回路28は第３の制御された経路も含む。この経路
は、ドレイン電極およびソース電極がそれぞれ信号ノー
ド30および低電圧回路32に接続された第４のMOSトラン
ジスタ54を有する。ゲート80は、第２のトランジスタ50
と同じ態様で接地に接続されたインバータ84および抵抗
器82を用いることによりハイに結合される。したがっ
て、回路32に達し得る最大電圧は、ゲート80、たとえば
５ボルトと、第４のトランジスタのしきい値電圧、たと
えば１ボルトとの間の電位差である。この最大電圧で
は、低電圧回路内のデバイスのゲートは、信号ノード30
で与えられた潜在的にダメージを与える電圧を受けな
い。
保護回路28は正および負のESDパルスを放電し、高電
圧回路34の設計された動作用の電圧を通過させることが
できる。さらに、抵抗器を必要とせずに回路32および回
路34が信号ノード30に結合されるので、保護回路は、高
速動作に制限を課すであろうRC遅延を導入しない。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ローゼンデール，グレン・エイ アメリカ合衆国、95050 カリフォルニ ア州、サンタ・クララ、モンロー・スト リート、2250、アパートメント・ナンバ ー・268 (56)参考文献 特開 平２−46134（ＪＰ，Ａ) 実開 昭59−99636（ＪＰ，Ｕ) 米国特許4819047（ＵＳ，Ａ) 米国特許4937700（ＵＳ，Ａ) 米国特許3909674（ＵＳ，Ａ) 欧州特許出願公開280236（ＥＰ，Ａ ２) (58)調査した分野(Int.Cl.7，ＤＢ名) H02H 9/04 H02H 7/00 H02H 7/20 H02H 3/22

Claims (18)

    (57)【特許請求の範囲】
  1. 【請求項１】第１の正電圧（Vcc）と前記第１の正電圧
    よりも実質的に上の第２の電圧とで動作可能な回路用の
    静電放電保護回路であって、 信号ノードを形成する入力パッドと、 前記信号ノードに与えられた負の静電パルスを放電する
    ための第１の手段とを備え、前記第１の手段は、前記信
    号ノードとVccとの間に制御された経路を確立するよう
    にソース電極およびドレイン電極が接続された第１のMO
    Sトランジスタを含み、前記第１のMOSトランジスタは、
    実質的に接地電位にあるように接続されたゲートを有
    し、かつ前記入力パッドに対する前記第１のMOSトラン
    ジスタの前記ゲートの第１の容量性結合を有し、さら
    に、 前記信号ノードに与えられた正の静電パルスを放電する
    ための第２の手段を備え、前記第２の手段は、接地電位
    から前記信号ノードまでの制御された経路を確立するよ
    うに、ソース電極およびドレイン電極が直列接続された
    第２および第３のMOSトランジスタを含み、接地電位か
    らの前記制御された経路は、前記第２のMOSトランジス
    タの前記ドレイン電極を前記信号ノードに接続すること
    を含み、かつ前記第３のMOSトランジスタの前記ソース
    電極を接地電位に接続することを含み、前記第２のMOS
    トランジスタは、実質的にVccにあるように制御される
    ゲートと、前記入力パッドに対する前記第２のMOSトラ
    ンジスタの前記ゲートの第２の容量性結合とを有し、前
    記第３のMOSトランジスタは、実質的に接地電位にある
    ように接続されたゲートと、前記第３のMOSトランジス
    タの前記ドレインに対する前記第３のMOSトランジスタ
    の前記ゲートの第３の容量性結合とを有し、前記第２の
    MOSトランジスタは、Vccよりも実質的に上の正電圧が前
    記信号ノードに与えられたとき、前記第３のMOSトラン
    ジスタにかかる電位差を制限する、静電放電保護回路。
  2. 【請求項２】前記第１および第３のMOSトランジスタの
    前記ゲートはインバータを介してVccに各々が結合さ
    れ、それによって実質的に接地電位で前記ゲートを結合
    する、請求項１に記載の回路。
  3. 【請求項３】前記第２のMOSトランジスタの前記ゲート
    はインバータを介して接地電位に結合され、それによっ
    て実質的にVccで前記ゲートを結合する、請求項２に記
    載の回路。
  4. 【請求項４】前記第１、第２および第３のMOSトランジ
    スタのゲートと、それらの対応するインバータとの間に
    別々の抵抗器が結合される、請求項３に記載の回路。
  5. 【請求項５】前記第１、第２および第３のMOSトランジ
    スタは、薄いゲートの短いチャネルのトランジスタであ
    る、請求項１に記載の回路。
  6. 【請求項６】前記ゲートの厚さは300Å未満であり、前
    記MOSトランジスタの各々は1.4μｍを超えないチャネル
    を有する、請求項５に記載の回路。
  7. 【請求項７】前記信号ノードは、Vccよりも実質的に上
    の電圧によりプログラマブルに内部回路に接続される、
    請求項１に記載の回路。
  8. 【請求項８】前記入力パッドはさらに、Vccよりも実質
    的に上の電圧でダメージを受けやすい第２の内部回路に
    接続され、前記回路はさらに、前記入力パッドから前記
    第２の内部回路までの経路を確立するようにソース電極
    およびドレイン電極が接続された第４のMOSトランジス
    タを含み、前記第４のMOSトランジスタのゲートは抵抗
    器を介してインバータに結合され、前記インバータの入
    力は接地電位に結合されることによって実質的にVccで
    前記ゲートを結合する、請求項７に記載の回路。
  9. 【請求項９】前記信号ノードと前記第１のトランジスタ
    のソースとの間に接続される第１の抵抗手段と、前記信
    号ノードと前記第２のトランジスタのドレインとの間に
    接続される第２の抵抗手段とをさらに含む、請求項１に
    記載の回路。
  10. 【請求項１０】高電圧回路を保護するための静電放電回
    路であって、 入力パッドと、 ソースが前記入力パッドに接続されかつドレインが固定
    された電圧源に結合された第１のトランジスタとを含
    み、前記第１のトランジスタは、第１のインバータを介
    して前記固定された電圧源に接続されたゲートを有し、
    かつ前記第１のトランジスタの前記ゲートと前記入力パ
    ッドとを容量性結合する第１の寄生キャパシタを有し、
    さらに、 ドレインが前記入力パッドに接続されかつゲートが第２
    のインバータを介して接地電位に接続された第２のアク
    ティブトランジスタを含み、前記第２のトランジスタは
    さらに、前記第２のトランジスタの前記ゲートと前記入
    力パッドとを容量性結合する第２の寄生キャパシタを有
    し、さらに、 ソースが接地電位に結合されかつドレインが前記第２の
    トランジスタのソースに接続された第３のトランジスタ
    を含み、前記第２および第３のトランジスタを介して前
    記入力パッドから接地電位までの制御された経路を確立
    し、前記第３のトランジスタは、第３のインバータを介
    して前記固定された電圧源に接続されたゲートを有し、
    かつ前記第３のトランジスタの前記ゲートと前記第３の
    トランジスタの前記ドレインとを容量性結合する第３の
    寄生キャパシタを有する、静電放電回路。
  11. 【請求項１１】前記第１、第２および第３のトランジス
    タと、前記第１、第２および第３のインバータの関連す
    る１つとの各々の間に接続された別々の抵抗器をさらに
    含む、請求項10に記載の回路。
  12. 【請求項１２】前記入力パッドと前記第１のトランジス
    タとの間に接続された第１の抵抗器と、前記入力パッド
    と前記第２のトランジスタとの間に接続された第２の抵
    抗器とをさらに含む、請求項10に記載の回路。
  13. 【請求項１３】前記入力パッドから内部回路への制御さ
    れた経路を確立するようにソースおよびドレインが接続
    された第４のトランジスタをさらに含み、前記第４のト
    ランジスタのゲートは抵抗器を介して第４のインバータ
    の出力に結合され、前記第４のインバータの入力は接地
    電位に結合されることによって実質的にVccで前記ゲー
    トを結合する、請求項10に記載の回路。
  14. 【請求項１４】前記第１、第２、第３および第４のトラ
    ンジスタは各々は薄いゲートのトランジスタである、請
    求項10に記載の回路。
  15. 【請求項１５】入力パッドからの信号ノードと、 前記信号ノードと電位（Vcc）の電圧源との間にソース
    およびドレインが結合され、制御された経路をその間に
    確立する第１のトランジスタを含む負の静電パルス放電
    手段とを含み、前記第１のトランジスタは、第１の抵抗
    手段を介して、前記電圧手段に結合された第１のインバ
    ータ手段に結合されたゲートを有し、それによって前記
    第１のトランジスタのゲートを実質的に接地電位に結合
    し、かつ前記第１のトランジスタの前記ゲートと前記入
    力パッドとを容量性結合する第１の寄生キャパシタを有
    し、さらに、 前記信号ノードと接地電位との間に結合され、制御され
    た経路をその間に確立する直列に接続された第２および
    第３のトランジスタを含む正の静電パルス放電手段を含
    み、前記第２のトランジスタは、第２の抵抗手段を介し
    て、接地電位に結合された第２のインバータ手段に結合
    されたゲートを有し、かつ前記第２のトランジスタの前
    記ゲートと前記入力パッドとを容量性結合する第２の寄
    生キャパシタを有し、前記第３のトランジスタは、第３
    の抵抗手段を介して、前記電圧源に結合された第３のイ
    ンバータ手段に結合されたゲートを有し、かつ前記第３
    のトランジスタの前記ゲートと前記第３のトランジスタ
    のドレイン電極とを容量性結合する第３の寄生キャパシ
    タを有し、さらに、 Vccよりもかなり大きな電圧電位で動作可能な第１の回
    路を含み、前記第１の回路は、前記信号ノードに接続さ
    れ、前記信号ノードに与えられた電圧に応答する、回
    路。
  16. 【請求項１６】前記信号ノードと前記信号ノードに与え
    られた電圧に応答する第２の回路との間に制御された経
    路を確立するようにソースおよびドレインが接続された
    第４のトランジスタをさらに含み、前記第４のトランジ
    スタのゲートは、第４の抵抗手段を介して、接地電位に
    結合された第４のインバータ手段に結合される、請求項
    15に記載の回路。
  17. 【請求項１７】前記電圧源は５ボルトの源であり、前記
    第１、第２および第３のトランジスタの各々はほぼ１ボ
    ルトのしきい値電圧を有する、請求項15に記載の回路。
  18. 【請求項１８】前記信号ノードと前記第１のトランジス
    タのソースとの間に接続される第５の抵抗手段と、前記
    信号ノードと前記第２のトランジスタのドレインとの間
    に接続される第６の抵抗手段とをさらに含む、請求項15
    に記載の回路。
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