JPH1092168A - メモリ・モジュール - Google Patents
メモリ・モジュールInfo
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- JPH1092168A JPH1092168A JP9176755A JP17675597A JPH1092168A JP H1092168 A JPH1092168 A JP H1092168A JP 9176755 A JP9176755 A JP 9176755A JP 17675597 A JP17675597 A JP 17675597A JP H1092168 A JPH1092168 A JP H1092168A
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- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1006—Data managing, e.g. manipulating data before writing or reading out, data bus switches or control circuits therefor
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- Power Engineering (AREA)
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Abstract
(57)【要約】
【課題】 ＤＲＡＭの修正を必要とせずにより高電圧メ
モリ・モジュール上で低電圧ＤＲＡＭを使用する方法を
提供する。 【解決手段】 高電圧適用例において低電圧ＤＲＡＭを
使用できるようにするために、小型の低電圧調整器に加
え「バス・スイッチ」技術を使用する。低電圧調整器１
５はモジュール・レベルで組み込まれ、降圧され調整さ
れた電圧をＤＲＡＭに供給する。バス・スイッチ２１〜
２３はＤＲＡＭの入出力において使用され、普通なら損
傷を与える可能性のある電圧変動からＤＲＡＭ回路を効
果的に保護する。
モリ・モジュール上で低電圧ＤＲＡＭを使用する方法を
提供する。 【解決手段】 高電圧適用例において低電圧ＤＲＡＭを
使用できるようにするために、小型の低電圧調整器に加
え「バス・スイッチ」技術を使用する。低電圧調整器１
５はモジュール・レベルで組み込まれ、降圧され調整さ
れた電圧をＤＲＡＭに供給する。バス・スイッチ２１〜
２３はＤＲＡＭの入出力において使用され、普通なら損
傷を与える可能性のある電圧変動からＤＲＡＭ回路を効
果的に保護する。
Description
【０００１】
【発明の属する技術分野】本発明は一般に、異なる技術
を、したがって異なる電源電圧を使用する回路の整合に
関し、より詳細には、新しく出現した低電圧半導体記憶
装置と、既存の高電圧適用例との整合に関する。
を、したがって異なる電源電圧を使用する回路の整合に
関し、より詳細には、新しく出現した低電圧半導体記憶
装置と、既存の高電圧適用例との整合に関する。
【０００２】
【従来の技術】半導体技術の向上により、電源電圧を下
げるとともにそれに対応して入出力電圧の変動幅を小さ
くすることが必要となった。残念ながら多くの適用例は
このような新しい動作条件に対応するのに時間を要し
た。その結果、現行および新開発の多くのダイナミック
・ランダム・アクセス・メモリ（ＤＲＡＭ）製品は現
在、３．３ボルト（Ｖ）電源と低電圧トランジスタ−ト
ランジスタ・ロジック（ＬＶＴＴＬ）のインタフェース
・レベルを有するが、このレベルは５Ｖ電源または４．
１Ｖを超える入力が印加されると損傷する可能性があ
る。
げるとともにそれに対応して入出力電圧の変動幅を小さ
くすることが必要となった。残念ながら多くの適用例は
このような新しい動作条件に対応するのに時間を要し
た。その結果、現行および新開発の多くのダイナミック
・ランダム・アクセス・メモリ（ＤＲＡＭ）製品は現
在、３．３ボルト（Ｖ）電源と低電圧トランジスタ−ト
ランジスタ・ロジック（ＬＶＴＴＬ）のインタフェース
・レベルを有するが、このレベルは５Ｖ電源または４．
１Ｖを超える入力が印加されると損傷する可能性があ
る。
【０００３】従来は電圧調整器は集積回路（ＩＣ）装置
に内蔵されており、オフチップで供給される高電圧の電
力を受け取って、チップ上の回路に必要なレベルに電圧
を調整してきた。この手法は貴重なシリコン表面を消費
し、また潜在的に回路に損傷を与える可能性のある電圧
変動から回路の入出力を保護しない。回路の入出力を保
護するためにダイオード・クランプが使用されてきた。
しかしながら、この解決方法は多くの適用例で効果的で
ないことが判明している。
に内蔵されており、オフチップで供給される高電圧の電
力を受け取って、チップ上の回路に必要なレベルに電圧
を調整してきた。この手法は貴重なシリコン表面を消費
し、また潜在的に回路に損傷を与える可能性のある電圧
変動から回路の入出力を保護しない。回路の入出力を保
護するためにダイオード・クランプが使用されてきた。
しかしながら、この解決方法は多くの適用例で効果的で
ないことが判明している。
【０００４】従って、このような新開発の３．３Ｖ Ｄ
ＲＡＭが５Ｖの適用例で動作できるようにするための解
決方法が必要である。その解決方法は、来たる数年のう
ちに予想される３．３Ｖから２．５Ｖ電源への移行に対
応するものでなければならない。さらに、その解決方法
はモジュール・レベルにあり、ＤＲＡＭの変更を必要と
しないものでなければならない。従来のメモリ・モジュ
ールはシングル・インライン・メモリ・モジュール（Ｓ
ＩＭＭ）およびデュアル・インライン・メモリ・モジュ
ール（ＤＩＭＭ）である。このようなモジュールは通
常、ＤＲＡＭ使用量の６５％以上を占める。ＳＩＭＭ／
ＤＩＭＭレベルにおける追加の回路は、適用例の使用に
は影響を与えない。
ＲＡＭが５Ｖの適用例で動作できるようにするための解
決方法が必要である。その解決方法は、来たる数年のう
ちに予想される３．３Ｖから２．５Ｖ電源への移行に対
応するものでなければならない。さらに、その解決方法
はモジュール・レベルにあり、ＤＲＡＭの変更を必要と
しないものでなければならない。従来のメモリ・モジュ
ールはシングル・インライン・メモリ・モジュール（Ｓ
ＩＭＭ）およびデュアル・インライン・メモリ・モジュ
ール（ＤＩＭＭ）である。このようなモジュールは通
常、ＤＲＡＭ使用量の６５％以上を占める。ＳＩＭＭ／
ＤＩＭＭレベルにおける追加の回路は、適用例の使用に
は影響を与えない。
【０００５】
【発明が解決しようとする課題】従って、本発明の目的
は、ＤＲＡＭの修正を必要とせずに高電圧のメモリ・モ
ジュール上で低電圧ＤＲＡＭを使用する方法を提供する
ことである。
は、ＤＲＡＭの修正を必要とせずに高電圧のメモリ・モ
ジュール上で低電圧ＤＲＡＭを使用する方法を提供する
ことである。
【０００６】
【課題を解決するための手段】本発明によれば、高電圧
適用例において低電圧ＤＲＡＭを使用できるようにする
ために、小型の低電圧調整器に加え「バス・スイッチ」
技術を使用する。低電圧調整器はモジュール・レベルで
組み込まれ、降圧され調整された電圧をＤＲＡＭに供給
する。バス・スイッチはＤＲＡＭの入出力において使用
され、普通なら損傷を与える可能性のある電圧変動（電
圧スイング）からＤＲＡＭ回路を効果的に保護する。
適用例において低電圧ＤＲＡＭを使用できるようにする
ために、小型の低電圧調整器に加え「バス・スイッチ」
技術を使用する。低電圧調整器はモジュール・レベルで
組み込まれ、降圧され調整された電圧をＤＲＡＭに供給
する。バス・スイッチはＤＲＡＭの入出力において使用
され、普通なら損傷を与える可能性のある電圧変動（電
圧スイング）からＤＲＡＭ回路を効果的に保護する。
【０００７】
【発明の実施の形態】ここで図面、特に図１を参照する
と、本発明の特定の実施態様がブロック図で示してあ
る。この実施態様では、４つの３．３Ｖ １Ｍ×１６Ｄ
ＲＡＭ１１、１２、１３、１４を使用して８メガバイト
（Ｍｂ）（２Ｍ×３２）ＳＩＭＭが設計される。これら
は、図２および図３の平面図に示すような７２ピンＳＩ
ＭＭ上に実装される。これらの図において図１と同じ参
照番号は同じ構成要素を示す。７２ピンＳＩＭＭは現在
５Ｖ専用の標準であるが、今後もパーソナル・コンピュ
ータ（ＰＣ）の適用例で最も広く使われるメモリ形態で
あろう。
と、本発明の特定の実施態様がブロック図で示してあ
る。この実施態様では、４つの３．３Ｖ １Ｍ×１６Ｄ
ＲＡＭ１１、１２、１３、１４を使用して８メガバイト
（Ｍｂ）（２Ｍ×３２）ＳＩＭＭが設計される。これら
は、図２および図３の平面図に示すような７２ピンＳＩ
ＭＭ上に実装される。これらの図において図１と同じ参
照番号は同じ構成要素を示す。７２ピンＳＩＭＭは現在
５Ｖ専用の標準であるが、今後もパーソナル・コンピュ
ータ（ＰＣ）の適用例で最も広く使われるメモリ形態で
あろう。
【０００８】図１に戻ると、電源は、バルク・キャパシ
タ１６および高周波減結合キャパシタ（図ｌには図示せ
ず）と組み合わせて使用する５Ｖ−３．３Ｖ電圧調整器
１５である。電圧調整器１５は図２にＶ１で示すように
ＳＩＭＭプリント回路カード上に実装される。本発明の
実施において使用できる調整器１５の一具体例は、ＬＴ
１１１７−３．３型５Ｖ-３．３Ｖ調整器としてLinear
Technologies社によって製造されたものである。オフ・
チップ５Ｖ電源が調整器１５に接続され、調整器１５の
調整後の３．３Ｖ出力はＤＲＡＭ１１、１２、１３、１
４に直接供給される。
タ１６および高周波減結合キャパシタ（図ｌには図示せ
ず）と組み合わせて使用する５Ｖ−３．３Ｖ電圧調整器
１５である。電圧調整器１５は図２にＶ１で示すように
ＳＩＭＭプリント回路カード上に実装される。本発明の
実施において使用できる調整器１５の一具体例は、ＬＴ
１１１７−３．３型５Ｖ-３．３Ｖ調整器としてLinear
Technologies社によって製造されたものである。オフ・
チップ５Ｖ電源が調整器１５に接続され、調整器１５の
調整後の３．３Ｖ出力はＤＲＡＭ１１、１２、１３、１
４に直接供給される。
【０００９】ここではビット・スイッチとして用いるバ
ス・スイッチを使用することによりレベル変換が行われ
る。バス・スイッチ２１は、アドレスＡ０〜Ａ９、書き
込み許可ＷＥバー、行アドレス・ストローブＲＡＳバ
ー、および列アドレス・ストローブＣＡＳバーを入力と
して受け取る。１対のバス・スイッチ２２および２３
は、ＤＲＡＭ１１、１３および１２、１４からそれぞ
れ、データ出力Ｄ０ないしＤ１６およびＤ１８ないしＤ
３４を受け取る。この実施態様を４Ｍｂベースのアセン
ブリを使用するように設計された適用例とよりよく整合
させるために、パディング・キャパシタ（図示せず）を
いくつかのＳＩＭＭ入力に加えて入力負荷を増大させる
ことができる。多くの適用例は高負荷用として設計され
るので、軽負荷のアセンブリが導入されると、信号品質
が著しく低下する。なお、ＷＥバー、ＲＡＳバー、ＣＡ
Ｓバーはそれぞれ次の記号を表すものとする。
ス・スイッチを使用することによりレベル変換が行われ
る。バス・スイッチ２１は、アドレスＡ０〜Ａ９、書き
込み許可ＷＥバー、行アドレス・ストローブＲＡＳバ
ー、および列アドレス・ストローブＣＡＳバーを入力と
して受け取る。１対のバス・スイッチ２２および２３
は、ＤＲＡＭ１１、１３および１２、１４からそれぞ
れ、データ出力Ｄ０ないしＤ１６およびＤ１８ないしＤ
３４を受け取る。この実施態様を４Ｍｂベースのアセン
ブリを使用するように設計された適用例とよりよく整合
させるために、パディング・キャパシタ（図示せず）を
いくつかのＳＩＭＭ入力に加えて入力負荷を増大させる
ことができる。多くの適用例は高負荷用として設計され
るので、軽負荷のアセンブリが導入されると、信号品質
が著しく低下する。なお、ＷＥバー、ＲＡＳバー、ＣＡ
Ｓバーはそれぞれ次の記号を表すものとする。
【数１】
【００１０】最小の遅延でリドライブを行うために、バ
ス・スイッチは、図２に示すようにＳＩＭＭ上に水平に
置く。図２に示すように、バス・スイッチ２１は２つの
１０ビット・スイッチとして実施され、各バス２２およ
び２３は、１６ビット・バス・スイッチとして実施され
る。１０ビット・バス・スイッチはＰｅｒｉｃｏｍＰＩ
５Ｃ３８６１バス・スイッチを使用して実施することが
でき、１６ビット・バス・スイッチはＰｅｒｉｃｏｍ
ＰＩ５Ｃ１６２２４５バス・スイッチを使って実施する
ことができる。
ス・スイッチは、図２に示すようにＳＩＭＭ上に水平に
置く。図２に示すように、バス・スイッチ２１は２つの
１０ビット・スイッチとして実施され、各バス２２およ
び２３は、１６ビット・バス・スイッチとして実施され
る。１０ビット・バス・スイッチはＰｅｒｉｃｏｍＰＩ
５Ｃ３８６１バス・スイッチを使用して実施することが
でき、１６ビット・バス・スイッチはＰｅｒｉｃｏｍ
ＰＩ５Ｃ１６２２４５バス・スイッチを使って実施する
ことができる。
【００１１】再び図１を参照すると、バススイッチ２
１、２２、２３用の電源はダイオード２５を介して５Ｖ
に接続され、このダイオードはバス・スイッチ電圧を１
ダイオード降下分だけ下げる。次にバス・スイッチ２
１、２２、２３は３．３Ｖ側の最大信号振幅を、十分に
ＤＲＡＭの仕様の限度内である約３．２Ｖに設定する。
ダイオード２５は直列抵抗２７とバイパス・キャパシタ
２８により順方向バイアス状態に維持される。
１、２２、２３用の電源はダイオード２５を介して５Ｖ
に接続され、このダイオードはバス・スイッチ電圧を１
ダイオード降下分だけ下げる。次にバス・スイッチ２
１、２２、２３は３．３Ｖ側の最大信号振幅を、十分に
ＤＲＡＭの仕様の限度内である約３．２Ｖに設定する。
ダイオード２５は直列抵抗２７とバイパス・キャパシタ
２８により順方向バイアス状態に維持される。
【００１２】バス・スイッチ２１、２２、２３の一般化
した論理図を図４に示す。バス・スイッチは、各線ごと
に１個ずつ、複数のＦＥＴを含む。各ＦＥＴはモジュー
ル端子ピンＡ0〜ＡNとメモリ入出力線Ｂ0〜ＢNとの間に
接続される。１０ビット・バス・スイッチの場合、ＦＥ
Ｔが１０個あり、１６ビット・バス・スイッチの場合、
ＦＥＴが１６個あることになる。ＦＥＴをオンにバイア
スするために複数のインバータ３０を使用する。本発明
を実施する際には、ＦＥＴのゲートに正のバイアスが印
加されるようにするために、インバータへの入力を接地
する。インバータ３０用のソース電圧はダイオード２５
の陰極から供給される。すなわち、ソース電圧は５Ｖよ
りも１ダイオード降下分低い。このようにして、ＤＲＡ
Ｍの３．３Ｖ側の最大信号振幅は３．２Ｖに維持され
る。
した論理図を図４に示す。バス・スイッチは、各線ごと
に１個ずつ、複数のＦＥＴを含む。各ＦＥＴはモジュー
ル端子ピンＡ0〜ＡNとメモリ入出力線Ｂ0〜ＢNとの間に
接続される。１０ビット・バス・スイッチの場合、ＦＥ
Ｔが１０個あり、１６ビット・バス・スイッチの場合、
ＦＥＴが１６個あることになる。ＦＥＴをオンにバイア
スするために複数のインバータ３０を使用する。本発明
を実施する際には、ＦＥＴのゲートに正のバイアスが印
加されるようにするために、インバータへの入力を接地
する。インバータ３０用のソース電圧はダイオード２５
の陰極から供給される。すなわち、ソース電圧は５Ｖよ
りも１ダイオード降下分低い。このようにして、ＤＲＡ
Ｍの３．３Ｖ側の最大信号振幅は３．２Ｖに維持され
る。
【００１３】このバス・スイッチを通る遅延は１ナノ秒
（１ｎｓ）未満であり、適切なメモリ動作が保証され
る。メモリ・マージンは、搭載調整器１５から生じる電
源変動の軽減によりさらに向上する。
（１ｎｓ）未満であり、適切なメモリ動作が保証され
る。メモリ・マージンは、搭載調整器１５から生じる電
源変動の軽減によりさらに向上する。
【００１４】本発明の好ましい実施形態によれば、ＳＩ
ＭＭの構造は、堅固な接地平面層と第２の電力面または
電圧面層とを含む多層プリント回路カードである。電圧
面は、各電圧ごとに１つの低インピーダンス・パスを確
保するために、２つの部分（５Ｖと３．３Ｖ）に分割さ
れる。分割された電圧面を図５の平面図に示すが、ここ
では面の５Ｖ部分が符号４１で示してあり、面の３．３
Ｖの部分が符号４２で示してある。この２つの面の間に
は、符号４３で示す第３の面がある。この面は、ダイオ
ード２５の陰極に接続され、したがって電圧面４１より
も１ダイオード降下分低い電圧にある。インピーダンス
をさらに下げるために、調整器１５は複数のバイアによ
り３．３Ｖ電力面４２および５Ｖ電力面４１に結合され
る。５Ｖ電力面および３．３Ｖ電力面は共に、やはり
３．３Ｖ電力面に含まれるバルク・キャパシタ（図示せ
ず）から減結合される。必要に応じて、５Ｖ電力面と
３．３Ｖ電力面の間に追加のキャパシタ位置が含まれ
る。３．３ＶのＤＲＡＭ１１、１２、１３、１４は、
３．３Ｖ電力面４２を介して３．３Ｖの調整電源に接続
される。
ＭＭの構造は、堅固な接地平面層と第２の電力面または
電圧面層とを含む多層プリント回路カードである。電圧
面は、各電圧ごとに１つの低インピーダンス・パスを確
保するために、２つの部分（５Ｖと３．３Ｖ）に分割さ
れる。分割された電圧面を図５の平面図に示すが、ここ
では面の５Ｖ部分が符号４１で示してあり、面の３．３
Ｖの部分が符号４２で示してある。この２つの面の間に
は、符号４３で示す第３の面がある。この面は、ダイオ
ード２５の陰極に接続され、したがって電圧面４１より
も１ダイオード降下分低い電圧にある。インピーダンス
をさらに下げるために、調整器１５は複数のバイアによ
り３．３Ｖ電力面４２および５Ｖ電力面４１に結合され
る。５Ｖ電力面および３．３Ｖ電力面は共に、やはり
３．３Ｖ電力面に含まれるバルク・キャパシタ（図示せ
ず）から減結合される。必要に応じて、５Ｖ電力面と
３．３Ｖ電力面の間に追加のキャパシタ位置が含まれ
る。３．３ＶのＤＲＡＭ１１、１２、１３、１４は、
３．３Ｖ電力面４２を介して３．３Ｖの調整電源に接続
される。
【００１５】図５に示すように分割電圧面を有する多層
プリント回路カードが好ましい構造である。また、より
高価ではあるが、多数の電圧面を別々の層に有するプリ
ント回路カードを組み立てることも可能である。別法と
して、プリント回路カード上に表面配線によって電圧の
経路を決めることもできる。このような構造は最も安価
であろうが、ノイズが大きいので好ましい構造ではない
だろう。
プリント回路カードが好ましい構造である。また、より
高価ではあるが、多数の電圧面を別々の層に有するプリ
ント回路カードを組み立てることも可能である。別法と
して、プリント回路カード上に表面配線によって電圧の
経路を決めることもできる。このような構造は最も安価
であろうが、ノイズが大きいので好ましい構造ではない
だろう。
【００１６】ここに示した特定の実施態様は例示のため
のものにすぎない。当業者なら、通常、本発明がいくつ
かの異なるタイプの記憶装置に一般に適用できることが
理解できよう。例えば、同期ＤＲＡＭ（ＳＤＲＡＭ）お
よびスタティック・ランダム・アクセス・メモリ（ＳＲ
ＡＭ）を使って同じ利点を得ることができる。さらに、
本発明を５Ｖ／３．３Ｖ適用例について説明したが、当
業者なら、特に、３．３Ｖ／２．５Ｖ適用例など他の電
圧の組み合せについて、請求の範囲の趣旨および範囲内
で変更を加えて本発明を実施できることが理解できよ
う。
のものにすぎない。当業者なら、通常、本発明がいくつ
かの異なるタイプの記憶装置に一般に適用できることが
理解できよう。例えば、同期ＤＲＡＭ（ＳＤＲＡＭ）お
よびスタティック・ランダム・アクセス・メモリ（ＳＲ
ＡＭ）を使って同じ利点を得ることができる。さらに、
本発明を５Ｖ／３．３Ｖ適用例について説明したが、当
業者なら、特に、３．３Ｖ／２．５Ｖ適用例など他の電
圧の組み合せについて、請求の範囲の趣旨および範囲内
で変更を加えて本発明を実施できることが理解できよ
う。
【００１７】まとめとして、本発明の構成に関して以下
の事項を開示する。
の事項を開示する。
【００１８】（１）少なくとも第１高電圧部分と第２低
電圧部分とを含むプリント回路カードと、前記プリント
回路カード上に実装され且つ前記第２低電圧部分に接続
された複数のランダム・アクセス・メモリと、前記プリ
ント回路カード上に実装され、前記第１高電圧部分に接
続された入力と前記第２低電圧部分に接続された出力と
を有し、調整された低電圧を前記ランダム・アクセス・
メモリに供給する電圧調整器と、前記プリント回路カー
ド上に実装され、高電圧側回路と前記ランダム・アクセ
ス・メモリとの間でレベル変換を行うようにモジュール
端子と前記ランダム・アクセス・メモリの入出力部との
間に接続され、前記ランダム・アクセス・メモリへの電
圧変動を所定のレベルに制限するバス・スイッチとを含
むメモリ・モジュール。 （２）前記プリント回路カードが、前記第１高電圧部分
と前記第２低電圧部分とに分割された電圧面を有する多
層プリント回路カードであることを特徴とする上記
（１）に記載のメモリ・モジュール。 （３）前記バス・スイッチが、各前記モジュール端子お
よび前記ランダム・アクセス・メモリの対応する入出力
線ごとに１つずつ設けられた複数の電界効果トランジス
タ（ＦＥＴ）と、前記電圧変動を前記所定レベルに制限
するレベルに前記ＦＥＴをバイアスする手段とを含むこ
とを特徴とする上記（２）に記載のメモリ・モジュー
ル。 （４）前記電圧面が第３電圧部分を含み、前記バス・ス
イッチが、前記第３電圧部分に接続され、さらに、前記
第３電圧部分が前記第１高電圧部分から１ダイオード降
下分下がった電圧になるように前記第１高電圧部分と前
記第３電圧部分との間に接続された順方向バイアス・ダ
イオードを含むことを特徴とする上記（３）に記載のメ
モリ・モジュール。
電圧部分とを含むプリント回路カードと、前記プリント
回路カード上に実装され且つ前記第２低電圧部分に接続
された複数のランダム・アクセス・メモリと、前記プリ
ント回路カード上に実装され、前記第１高電圧部分に接
続された入力と前記第２低電圧部分に接続された出力と
を有し、調整された低電圧を前記ランダム・アクセス・
メモリに供給する電圧調整器と、前記プリント回路カー
ド上に実装され、高電圧側回路と前記ランダム・アクセ
ス・メモリとの間でレベル変換を行うようにモジュール
端子と前記ランダム・アクセス・メモリの入出力部との
間に接続され、前記ランダム・アクセス・メモリへの電
圧変動を所定のレベルに制限するバス・スイッチとを含
むメモリ・モジュール。 （２）前記プリント回路カードが、前記第１高電圧部分
と前記第２低電圧部分とに分割された電圧面を有する多
層プリント回路カードであることを特徴とする上記
（１）に記載のメモリ・モジュール。 （３）前記バス・スイッチが、各前記モジュール端子お
よび前記ランダム・アクセス・メモリの対応する入出力
線ごとに１つずつ設けられた複数の電界効果トランジス
タ（ＦＥＴ）と、前記電圧変動を前記所定レベルに制限
するレベルに前記ＦＥＴをバイアスする手段とを含むこ
とを特徴とする上記（２）に記載のメモリ・モジュー
ル。 （４）前記電圧面が第３電圧部分を含み、前記バス・ス
イッチが、前記第３電圧部分に接続され、さらに、前記
第３電圧部分が前記第１高電圧部分から１ダイオード降
下分下がった電圧になるように前記第１高電圧部分と前
記第３電圧部分との間に接続された順方向バイアス・ダ
イオードを含むことを特徴とする上記（３）に記載のメ
モリ・モジュール。
【図１】本発明の好ましい実施形態の一実施態様を示す
ブロック図である。
ブロック図である。
【図２】図１の実施態様がその上に作成されるＳＩＭＭ
の例を示す平面図である。
の例を示す平面図である。
【図３】図１の実施態様がその上に作成されるＳＩＭＭ
の例を示す平面図である。
の例を示す平面図である。
【図４】図ｌの実施態様で使用されるバス・スイッチの
論理ブロック図である。
論理ブロック図である。
【図５】本発明の好ましい実施形態によるＳＩＭＭの分
割電圧面を示す平面図である。
割電圧面を示す平面図である。
１１ ＤＲＡＭ １２ ＤＲＡＭ １３ ＤＲＡＭ １４ ＤＲＡＭ １５ 調整器 １６ バルク・キャパシタ ２１ バススイッチ ２２ バススイッチ ２３ バススイッチ ２５ ダイオード ２７ 直列抵抗 ２８ バイパス・キャパシタ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 マーク・ダブリュー・ケロッグ アメリカ合衆国05452 バーモント州エセ ックス・ジャンクション コーデュロイ・ ロード 29 (72)発明者 ブルース・ジー・ヘイゼルゼット アメリカ合衆国05452 バーモント州エセ ックス・ジャンクション グリーンフィー ルド・コート ８
Claims (4)
- 【請求項１】少なくとも第１高電圧部分と第２低電圧部
分とを含むプリント回路カードと、 前記プリント回路カード上に実装され且つ前記第２低電
圧部分に接続された複数のランダム・アクセス・メモリ
と、 前記プリント回路カード上に実装され、前記第１高電圧
部分に接続された入力と前記第２低電圧部分に接続され
た出力とを有し、調整された低電圧を前記ランダム・ア
クセス・メモリに供給する電圧調整器と、 前記プリント回路カード上に実装され、高電圧側回路と
前記ランダム・アクセス・メモリとの間でレベル変換を
行うようにモジュール端子と前記ランダム・アクセス・
メモリの入出力部との間に接続され、前記ランダム・ア
クセス・メモリへの電圧変動を所定のレベルに制限する
バス・スイッチとを含むメモリ・モジュール。 - 【請求項２】前記プリント回路カードが、前記第１高電
圧部分と前記第２低電圧部分とに分割された電圧面を有
する多層プリント回路カードであることを特徴とする請
求項１に記載のメモリ・モジュール。 - 【請求項３】前記バス・スイッチが、 各前記モジュール端子および前記ランダム・アクセス・
メモリの対応する入出力線ごとに１つずつ設けられた複
数の電界効果トランジスタ（ＦＥＴ）と、 前記電圧変動を前記所定レベルに制限するレベルに前記
ＦＥＴをバイアスする手段とを含むことを特徴とする請
求項２に記載のメモリ・モジュール。 - 【請求項４】前記電圧面が第３電圧部分を含み、前記バ
ス・スイッチが、前記第３電圧部分に接続され、さら
に、前記第３電圧部分が前記第１高電圧部分から１ダイ
オード降下分下がった電圧になるように前記第１高電圧
部分と前記第３電圧部分との間に接続された順方向バイ
アス・ダイオードを含むことを特徴とする請求項３に記
載のメモリ・モジュール。
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