KR100243714B1 - 데이타 버스 성능이 향상된 고집적 메모리 모듈 - Google Patents

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Abstract

다수의 DRAM을 구비한 고집적 모듈상의 데이타 라인 부하는, 데이타 라인 용량 부하에 기인한 계속적인 성능 저하 없이, 제한된 밀도를 가진 시스템의 최대 메모리 밀도를 증가시킴으로써 최소화된다. 데이타 라인 용량을 시스템 허용 한계까지 감소시킬 수 있는 해결책은 2 부분으로 이루어진다. 첫 번째 부분은 인라인 버스 스위치를 구비하도록 메모리 모듈을 설계하는 것이다. 버스 스위치들은 모듈탭들(시스템)과 랜덤 액세스 메모리 장치들 사이에 배치되며 고임피던스(오프) 또는 동작 상태에 있게 된다. 고임피던스 상태에 있는 경우, 모듈의 유효 부하는 비트 스위치 장치의 유효 부하가 된다. 해결책의 두 번째 부분은 버스 동작을 감시하고 버스 스위치들의 동작을 제어하는 특수용 집적 회로(ASIC) 안에 로직을 삽입하는 것이다. 버스 스위치들은 시스템의 RAS 선택 라인의 하강 에지상에서 동작 상태가 되며, 시스템의 RAS 또는 열 번지 스트로브(CAS) 선택 라인들 중 후자가 비동작 상태가 될 때까지 동작 상태를 유지하여, 고속 페이지 모드(FPM) 및 확장 데이타 출력(EDO) 동작을 지원한다. 회로는 시스템의 RAS 및 CAS 선택 라인들을 부호화하고 버스 스위치 인에이블 신호를 구동함으로써 상기 작업을 수행한다.

Description

데이타 버스 성능이 향상된 고집적 메모리 모듈
본 발명은 컴퓨터용 고집적 메모리 모듈에 관한 것으로서, 특히 최소 메모리 버스 부하를 가진 다중 뱅크 메모리 모듈에 관한 것이다.
많은 응용 분야에서 시스템 성능을 향상시키기 위하여 고속 단말 개인용 컴퓨터(PC), 통신망 서버 및 워크스테이션용으로 고집적 메모리 모듈, 예컨대 단일 인라인 메모리 모듈(single in-line memory module: SIMM) 및 이중 인라인 메모리 모듈(dual in-line memory module: DIMM)이 계속 요구되고 있다. 그러나, 최대 시스템 밀도는 종종 하기 문제점중 하나 이상에 의해 인위적으로 제한된다:
● 시스템은 한정된 수의 메모리 모듈 "슬롯"을 구비하고 있다.
● 시스템은 한정된 수의 메모리 "뱅크"를 구비하고 있다(메모리 제어기로부터의 선택 라인의 부족에 기인함).
● 고집적 메모리 칩(예컨대, 64 메가비트(Mb), 256 Mb 및 그 이상)은 매우 비싸고 입수하기 어렵다.
● 고집적 메모리 칩은 시스템 메모리 인터페이스 전압보다 낮은 동작 전압을 가질 수 있다.
● 다이나믹 램(DRAM), 동기 DRAM(SDRAM) 및 스태틱 RAM(SRAM)을 포함한 표준 RAM 장치들과 함께 스태킹/큐빙(stacking/cubing) 또는 오버사이즈 모듈을 사용하는 경우 데이타 라인 용량은 시스템 한계를 훨씬 초과하게 된다.
상기 문제점중 마지막 것을 제외한 다른 모든 문제점에 대한 사전 해결책들이 제공되고 있으나, 이러한 해결책들은 데이타 라인 부하 문제와 관련하여 응용에 제한이 따른다. 한정된 메모리 확장성을 가진 시스템에서 저가의 RAM 칩들을 효율적으로 사용하기 위해 필요한 것은 데이타 라인 용량 부하를 최소화하여 RAM 칩뱅크들을 구비한 오버사이즈 메모리 모듈들이 시스템에 추가될 수 있도록 하는 것이다.
따라서, 본 발명의 목적은 다수의 랜덤 액세스 메모리(RAM) 장치를 구비한 고집적 모듈의 데이타 라인당 데이타 라인 부하를 최소화할 수 있는 해결책을 제공하는 데 있다.
본 발명의 다른 목적은, 데이타 라인 용량 부하에 기인한 계속적인 시스템의 성능 저하없이, 한정된 밀도를 가진 시스템의 메모리 밀도를 최대화하는데 있다.
본 발명에 따르면, 데이타 라인 용량을 시스템 허용 한계까지 감소시키는 해결책은 2 부분으로 이루어진다. 그 첫 번째 부분은 메모리 모듈이 인라인 버스 스위치들을 구비하도록 설계하는 것을 포함한다. 버스 스위치들은 모듈 탭들(스위치)과 RAM 장치들 사이에 배치되며 고임피던스(오프 상태) 또는 동작 상태에 있게 된다. 고임피던스 상태에 있는 경우에 메모리 모듈의 유효 부하는 비트 스위치 장치의 유효 부하가 된다. 동작 상태(예컨대, 읽기/쓰기 주기)에 있는 경우에는 메모리 버스에 RAM 부하 외에 최소 용량/저항이 추가된다. 한 번에 하나의 모듈만이 동작 상태가 된다.
본 발명에 따른 해결책의 두 번째 부분은 버스 스위치 인에이블 신호를 생성하는 특수용 집적 회로(ASIC) 안에 로직을 삽입하는 것이다. 버스 스위치들은 메모리 모듈에 대한 임의의 행 번지 스트로브(RAS) 선택 라인의 하강 에지상에서 동작 상태가 되며, RAS 또는 열 번지 스트로브(CAS) 선택 라인들 중 후자가 비동작상태로 될 때까지 동작 상태로 유지됨으로써, 고속 페이지 모드(FPM) 및 확장 데이타 출력(EDO) 동작 모두를 지원한다. ASIC의 회로는 시스템의 RAS 및 CAS 선택 라인들을 부호화하고 버스 스위치 인에이블 신호를 구동함으로써 상기 작업을 수행한다. 로직은 읽기/쓰기, RAS 전용 리프레시(ROR), RAS전 CAS 리프레시(CAS before RAS refresh: CBR), 및 히든 리프레시 주기들을 식별해야 하며 버스 스위치들을 적절히 활성화해야 한다. CBR 주기가 시작되는 경우, 버스 스위치들은 비동작 상태로 유지된다. 히든 리프레시 주기에서, 버스 스위치들은 활성화되며, 리프레시 주기가 종료할 때까지 동작 상태를 유지한다. 이것은 읽기 또는 쓰기 동작이 수행되는 경우에 요구된다.
전술한 기타 다른 목적들, 특징 및 장점들은 도면들을 참조한 본 발명의 바람직한 실시예의 하기 상세한 설명으로부터 쉽게 이해될 것이다.
제1도는 시스템 메모리 보드와 종래 단일 뱅크 DIMM 및 본 발명에 따른 다중 뱅크 DIMM을 나타내는 블록 다이어그램.
제2도는 제1도에 도시된 본 발명의 실시예에 사용되는 버스 스위치들의 블록 및 로직 다이어그램.
제3도는 제1도의 실시예에서 ASIC와 버스 스위치들의 관계를 나타내는 블록 다이어그램.
제4a,4b,4c 및 4d도는 각각, 정상 읽기/쓰기 주기, RAS 전용 리프레시 주기(ROR), RAS전 CAS 리프레시 주기(CBR), 및 히드 리프레시 주기 동안에 RC_SELECT 출력 신호 생성시 ASIC 로직의 동작을 나타내는 타이밍 다이어그램.
제5도는 본 발명의 바람직한 실시예에 따른 ASIC의 로직을 나타내는 블록 및 로직 다이어그램.
〈도면의 주요부분에 대한 부호의 설명〉
10 : 시스템 보드 20 : 단일 뱅크 DIMM
30 : 이중 뱅크 DIMM 40 : 다중 뱅크 DIMM
50, 74, 76, 78, 80 : 인버터 60, 310, 410 : ASIC
61, 62, 309, 319, 409, 419 : 버스 스위치
64 : 탭 70 : 플립플롭
71, 73 : AND 게이트 72, 81-83 : 버퍼
75, 79 : NAND 게이트 77 : 멀티플렉서
101-108 : 메모리 모듈 소켓 109 : 메모리 제어기
201-208, 301-308, 311-318, 401-408, 411-418, 421-428, 431-438 : DRAM 칩
310, 410 : ASIC
본 발명은 이중 인라인 메모리 모듈(DIMM)을 사용하는 특정 실시예와 관련하여 설명될 것이다. 그러나, 당해 분야의 전문가들은 본 발명의 실시에 있어서 단일 인라인 메모리 모듈(SIMM)과 같은 다른 메모리 모듈들이 사용될 수 있다는 것을 알 것이다. 이러한 모듈들은 대개 컴퓨터 시스템 보드상의 커넥터 내에 삽입하기 위한 탭들을 구비한 인쇄 회로 카드로 구성된다.
이제 도면들, 특히 도 1을 참조하면, 8개의 메모리 모듈 소켓(101-108)과 메모리 제어기(109)를 구비한 전형적인 시스템 보드(10)가 도시되어 있다. 예컨대, 8개의 4Mb DRAM 칩(201-208)을 구비한 종래의 단일 뱅크 DIMM(20)이 소켓들(101-108)중 어느 하나에 삽입될 수 있는데, 통상적으로는 메모리 제어기(109)에 가장 가까운 소켓(101)으로부터 삽입이 시작하여 모든 소켓(101-108)에 DIMM(20)이 삽입될 때까지 순차적으로 계속한다. 따라서, 이 예에서 시스템 보드는 최소 4 메가바이트(MB)에서 최대 32MB까지의 메모리 구성을 갖는다.
본 발명에 따르면, 단일 뱅크 DIMM(20) 대신 이중 뱅크 DIMM(30) 또는 다중 뱅크 DIMM(40)을 사용할 수 있다. 이중 뱅크 DIMM(30)은 버스 스위치들(309, 319)에 접속되는 제1 그룹의 8개의 DRAM 칩(301-308) 외에, 제2 그룹의 8개의 DRAM 칩(311-318)을 구비한다. 상기 2개의 버스 스위치는 모듈의 RAS 및 CAS 핀들에 접속된 ASIC(310)에 접속된다. 이러한 개념은 이 예에서 4 그룹의 DRAM 칩들(401-408, 411-418, 421-428, 431-438)을 구비한 다중 뱅크 DIMM(40)의 경우에도 확장된다. DRAM 칩들(401-404, 411-414, 421-424, 431-434)은 버스 스위치(409)에 접속되며, DRAM 칩들(405-408, 415-418, 425-428, 435-438)은 버스 스위치(419)에 접속된다. 이중 뱅크 DIMM(30)에서와 같이, 버스 스위치들(409, 419)은 모듈의 RAS 및 CAS 핀들에 접속된 ASIC(410)에 접속된다.
이중 뱅크 DIMM(30)을 사용하는 경우, 시스템의 최소 구성은 8MB로 증가하며, 최대 구성은 64MB로 증가한다. 4개의 DRAM 칩 뱅크로 구성된 도시된 예의 다중 뱅크 DIMM(40)을 사용하는 경우에는 최소 구성은 16MB로 증가하며, 최대 구성은 128MB로 증가한다. 더 높은 밀도의 장치들(예컨대, 16Mb, 64Mb 등)을 사용하면, 최대 메모리 밀도가 크게 증가하게 된다. 이러한 메모리 밀도의 증가는, 아래표에 표시된 바와 같이, 최소의 데이타 버스 부하와 함께 이루어진다.
Figure kpo00002
이러한 최소 데이타 버스 부하는 이중 뱅크 DIMM(30)의 경우에는 버스 스위치들(309, 319)을, 다중 뱅크 DIMM(40)의 경우에는 버스 스위치들(409, 419)을 사용함으로써 달성된다. ASIC들(310, 410)은 버스 스위치들과 시스템 보드 간의 인터페이스를 제공한다.
이제 도 2를 참조하면, 버스 스위치들에 대한 범용 로직 다이어그램이 도시되어 있다. 버스 스위치들은 라인당 하나씩, 다수의 FET를 포함하고 있다. FET들에 바이어스를 인가하기 위하여 하나 이상의 인버터(50)가 사용된다. 인버터(50)로 입력
Figure kpo00003
은 버스 스위치용 인에이블 입력이다. 인에이블 입력이 낮아지는 경우, 인버터의 출력은 높아지므로 FET의 게이트에는 양의 바이어스가 인가되어 FET는 도통 상태가 된다. 버스 스위치들을 통한 지연은 1 나노초(ns)보다 짧게 되어 적절한 메모리 동작이 보장된다.
도 3의 블록 다이어그램에 도시된 바와 같이, ASIC(60)(도 1의 ASIC들(310, 410)에 해당)은 시스템의 RAS 및 CAS 신호들을 수신하며 버스 스위치들(61, 62)의 인에이블 입력들에 대한 RC_SELECT 신호를 생성한다. 버스 스위치들(61, 62)은 카드 데이타 버스와, 인쇄 회로 카드의 탭들(64) 간의 인터페이스를 제공한다.
RC_SELECT 신호는 저레벨의 동작 신호이며 독특한 기능을 갖고 있다. 정상 메모리 일기/쓰기 주기 동안에 RC_SELECT 신호는 시스템의 RAS 선택 라인의 동작(하강) 에지상에서 활성화되며, 도 4a에 도시된 바와 같이, 시스템의 RAS 및 CAS 선택 라인들이 비동작 상태가 될 때까지 동작 상태를 유지한다.
HIDDEN REFRESH 주기 동안에는, 도 4b에 도시된 바와 같이, RC_SELECT 신호는 HIDDEN REFRESH 주기의 특성상 동작 상태가 된다. HIDDEN REFRESH 주기의 제1 부분은 RAS가 상승한 후 하강할 때까지(CBR 리프레시 주기를 시동함) 시스템의 CAS 선택 라인이 동작 상태를 유지하게 되는 메모리 주기이다. RC_SELECT 로직은 CAS 교란 사례들을 필터링하며 비동작 상태를 유지한다.
도 4c에 도시된 바와 같이, CBR 리프레시 동안에 시스템의 CAS 선택 라인들은 시스템의 RAS 선택 라인들이 동작 상태로 되기 전에 동작 상태가 된다. RC_SELECT 신호는 CBR 주기 동안에 비동작 상태를 유지한다.
도 4d에 도시된 바와 같이, RAS ONLY REFRESH(ROR) 주기 동안에 시스템 RAS 선택 라인은 동작 상태이며 RC_SELECT 신호상으로 구동된다. 버스 스위치들의 활성화는 이때 데이타는 구동되지 않으므로 시스템 동작에 영향을 미치지 않는다.
주어진 응용 분야에서 필요한 경우에 ROR 주기 동안 활성화를 방지하기 위하여 추가적인 회로가 사용될 수 있다.
ASIC의 내부 로직은 시스템의 CAS 선택 라인들
Figure kpo00004
의 동작(즉, 하강)에지상에서 시스템 RAS 선택 라인들(ANY_RAS)의 상태를 래칭하는 D형 플립플롭(70)을 포함한다. ANY_RAS 신호는 AND 게이트(71)에 의해 생성되어 버퍼(72)를 통해 플립플롭(70)의 D 입력에 제공되며, ANY_CAS 신호는 AND 게이트(73)에 의해 생성되어 인버터(74)를 통해 플립플롭(70)의 클럭 입력에 제공된다. 플립플롭(70)의 출력은 인버터(76)를 통해 2 입력 NAND 게이트(75)에 접속되며, 멀티플렉서(77)의 입력 "0"에도 접속된다. 인버터(76)의 출력은 신호(CBR_BIT_N)이다. 신호(ANY_RAS)는 2 입력 NAND 게이트(75)의 다른 입력에 접속된 출력을 가진 인버터(78)에 의해 반전된다. NAND 게이트(75)의 출력은 신호(RC_ACTIVE)이며 멀티플렉서(77)의 입력 "1"에 접속된다. 플립플롭(70)은 시스템의 RAS 및 CAS 선택 라인들이 비동작 상태이고 플립플롭(70)의 "Q" 출력이 논리 "1"일 때 NAND 게이트(79)의 출력에 의해 리셋된다. 멀티플렉서(77)의 선택 라인은 4개의 게이트(인버터(80) 및 3개의 버퍼(81-83)에 의해 지연된 시스템의 CAS 선택 라인에 의해 선택된다. 이에 따라, 플립플롭(70)이 신호(ANY_RAS)의 상태를 래칭할 시간이 허용된다.
각 주기의 초기 시작 단계에서, 멀티플렉서(77)는 "1"의 입력 위치를 설정된다. 이에 따라, 시스템의 RAS 선택 라인들은 신속하게 플러싱(flushing)될 수 있다. 시스템의 CAS 선택 라인들의 동작 상태로 될 때, 멀티플렉서(77)는 플립플롭(70)의 출력을 선택하는 "0"의 입력 위치로 전환된다.
다시 도 1을 참조하면, 본 발명의 구성은 하나의 인쇄 회로 카드상에는 DRAM 칩 뱅크들을, 다른 캐리어상에는 ASIC와 버스 스위치들을 독립적으로 장착함으로써 수정될 수 있다. 예컨대, ASIC과 버스 스위치들은 시스템 보드(10)상에 직접 장착될 수 있지만, 이것은 시스템 보드의 수정을 필요로 한다. 또 다른 방법은 DRAM 카드 수납용 커넥터를 구비한 독립적인 인쇄 회로 카드상에 ASIC과 버스 스위치들을 장착하는 것이다. 또 다른 방법은 DRAM 카드가 DRAM 칩만을 구비할 수 있도록 제조하는 것이다.
본 발명은 변형예를 구비하는 바람직한 실시예에 대하여 기술되었지만, 당해분야의 전문가들은 본 발명이 첨부된 특허 청구 범위의 사상과 영역 안에서 수정이 이루어질 수 있다는 것을 알 것이다.

Claims (7)

  1. 데이타 버스 성능이 향상된 고집적 메모리 모듈에 있어서, 시스템 보드상의 커넥터와 상호 접속되는 탭들(tabs) 및 카드 데이타 버스를 구비하는 제1 인쇄 회로 카드; 상기 제1 인쇄 회로 카드상에 장착되고 상기 카드 데이타 버스에 접속되는 랜덤 액세스 메모리 장치(RAM)들의 2개 이상의 뱅크(bank); 상기 2개 이상의 뱅크 내의 랜덤 액세스 메모리 장치들 중에서 선택된 메모리 장치들과 상기 카드 데이타 버스를 통해 접속되며, 인에이블링 신호에 응답하는 하나 이상의 버스 스위치; 및 시스템의 행 번지 스트로브 신호들 및 열 번지 스트로브 신호들에 응답하여 상기 하나 이상의 스위치에 대한 상기 인에이블링 신호를 생성하기 위한 로직 수단을 포함하는 고집적 메모리 모듈.
  2. 제1항에 있어서, 상기 하나 이상의 버스 스위치 및 상기 로직 수단은 상기 제1 인쇄 회로 카드상에 장착된 것인 고집적 메모리 모듈.
  3. 제1항에 있어서, 상기 하나 이상의 버스 스위치 및 상기 로직 수단은 제2 인쇄 회로 카드상에 장착되며, 상기 제1 및 제2 인쇄 회로 카드들을 상호 접속시키기 위한 상호 접속 수단을 더 포함하는 고집적 메모리 모듈.
  4. 제1항에 있어서, 상기 제1 인쇄 회로 기판상에 장착되고 상기 카드 데이타 버스에 접속되는 랜덤 액세스 메모리 장치들의 제3 및 제4 뱅크들을 더 포함하며, 상기 제3 및 제4 뱅크들 내의 랜덤 액세스 메모리 장치중에서 선택된 메모리 장치들은 상기 카드 데이타 버스를 통해 상기 하나 이상의 버스 스위치에 접속되는 것인 고집적 메모리 모듈.
  5. 제1항에 있어서, 상기 하나 이상의 버스 스위치 각각은 상기 카드 데이타 버스의 각 라인에 대한 복수의 전계 효과 트랜지스터(FET) 및 상기 인에이블링 신호에 응답하여 상기 전계 효과 트랜지스터들에 바이어스를 인가하기 위한 수단을 더 포함하는 고집적 메모리 모듈.
  6. 제5항에 있어서, 상기 로직 수단은 상기 시스템의 열 번지 선택(column address select: CAS) 라인들의 동작 에지에서 상기 시스템의 행 번지 선택(row address select:RAS) 라인들의 상태를 래칭하며 출력을 구비한 D형 플립플롭; 제1 입력 및 제2 입력을 구비하고 상기 플립플롭의 출력은 상기 제1 입력에 접속되는 멀티플렉서; 인버터를 통해 상기 플립플롭의 출력에 접속되며, 상기 멀티플렉서의 상기 제2 입력에 접속되어 임의의 RAS에 대응하는 신호를 제2 입력으로서 수신하는 2 입력 NAND 게이트; 및 소정의 시간 만큼 지연된 상기 시스템의 CAS 선택 라인에 응답하여 상기 멀티플렉서의 상기 제1 및 제2 입력들 중의 하나를 선택하기 위한 선택 로직을 포함하는 고집적 메모리 모듈.
  7. 제6항에 있어서, 상기 시스템의 RAS 및 CAS 선택 라인들이 비동작 상태이고 상기 플립플롭의 출력이 논리 "1"인 경우에 상기 플립플롭을 리셋하기 위한 수단을 더 포함하는 고집적 메모리 모듈.
KR1019970019289A 1996-07-08 1997-05-19 데이타 버스 성능이 향상된 고집적 메모리 모듈 KR100243714B1 (ko)

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