JP3806089B2 - 複数のメモリ・モジュールを配列した多バンク・メモリ・サブシステム - Google Patents

Description

本発明はメモリ・サブシステムに関し、より詳細には、メモリ・バス上でのメモリ・モジュールの配置に関する。

コンピュータ・システムや他のデータ処理システムにおいてメモリを拡張するためのメモリ・モジュールとそれに対応するコネクタ・ソケットがよく知られている。一般的には、インラインのメモリ・モジュールは、ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）などの複数のメモリ・チップを表面に取り付けたプリント回路板を含む。プリント回路板の一端に沿った接続部分は、コネクタの差込（すなわち収容）スペースに挿入するようにされている。接続部分の複数の接点パッド（ピンとも呼ばれる）は、コネクタの収容スペース内部にある複数の対応する接点に接続されてメモリ・モジュールとコンピュータまたはデータ処理システムの残りの部分との間に電気信号を転送させる。

一般に使用されるメモリ・モジュールは、シングル・インライン・メモリ・モジュール（ＳＩＭＭ）とデュアル・インライン・メモリ・モジュール（ＤＩＭＭ）の２種類ある。ＳＩＭＭでは、接続部分は通常、プリント回路板端部の前面に、またはプリント回路板の前面と背面の両方に複数の接点パッドを含む。ＳＩＭＭの前面と背面の両方に接点パッドを含む構成においては、２つの面にある対向する接点パッドは通常互いに短絡され、したがって同じ電気信号を搬送する。ＤＩＭＭでは、接点はプリント回路板の前面と背面の両方の接続部分に配置される。ＤＩＭＭのプリント回路板の２つの面上で対向する接点パッドの少なくともいくつかは異なる電気信号を搬送するように構成され、それによってより小さな接点パッドもより大きなプリント回路板も必要とせずに信号密度を増大させることができる。

多くのシステムにおいて、１行ずつあるいはデイジー・チェーン式にメモリ・バスに接続されるように、メモリ・モジュール・コネクタがマザーボードまたはシステム・ボードに搭載される。少数のメモリ・モジュールまたは狭い幅のデータ・バスを含むシステムの場合、デイジー・チェーン構成はいかなる問題も提示しない。しかし、図１に関連して以下で詳しく説明するように、広い幅の（ワイド）データ・バスを有するシステムおよび多くのメモリ・モジュールを有するシステムにおいては、デイジー・チェーン構成は問題を生じる。

図１に移ると、ワイド・データ・バスを使用するメモリ・サブシステム構成の一実施形態の構成図を示してある。プロセッサ１０は、システム・バス１５を介してメモリ・コントローラ２０に結合される。メモリ・コントローラ２０は、メモリ・バス２５を介してメモリ・モジュール２５Ａ〜２８Ａおよび２５Ｂ〜２８Ｂに結合される。

図示した実施形態では、メモリ・バス２５は、５７６本のデータ線を有するデータ・バスを含む。この５７６本のデータ線は、それぞれが１４４本の線からなるデータ経路に再分割される。メモリ・モジュール２５Ａ〜２８Ａおよび２５Ｂ〜２８Ｂは、２つのメモリ・バンク、すなわちそれぞれＡとＢを形成するように配列される。各メモリ・バンクはメモリ中の特定のアドレス範囲と関連づけられる。各メモリ・モジュールは特定のデータ経路と関連づけられている。たとえば、メモリ・バンクＡでは次のようになる。メモリ・モジュール２５Ａはデータ経路１、線０〜１４３に結合される。メモリ・モジュール２６Ａはデータ経路２、線１４４〜２８７に結合される。メモリ・モジュール２７Ａはデータ経路３、線２８８〜４３１に結合される。メモリ・モジュール２８Ａはデータ経路４、線４３２〜５７５に結合される。したがって、メモリ・バンクＡが動作可能であれば、２５Ａ〜２８Ａにアクセスして、全５７６データ・ビットを有するデータ・ワードを格納することができる。

同様に、メモリ・バンクＢでは次のようになる。メモリ・モジュール２５Ｂはデータ経路１、線０〜１４３に結合される。メモリ・モジュール２６Ｂはデータ経路２、線１４４〜２８７に結合される。メモリ・モジュール２７Ｂはデータ経路３、線２８８〜４３１に結合される。メモリ・モジュール２８Ｂはデータ経路４、線４３２〜５７５に結合される。したがって、メモリ・バンクＢが動作可能であれば、メモリ・モジュール２５Ｂ〜２８Ｂにアクセスして５７６データ・ビットをすべて有するデータ・ワードをそこに格納することができる。通常は、一度に１つのメモリ・バンクだけが動作可能である。

図１に示すように、メモリ・モジュール２５Ａ〜２８Ａの方が、メモリ・モジュール２５Ｂ〜２８Ｂよりもメモリ・コントローラ２０の近くにある。追加のメモリ・バンクが加えられた場合は、メモリ・コントローラ２０から一層遠くなる。この接続形態に伴う問題は、データ経路上での信号の劣化である。この接続形態では、特定のデータ経路が各メモリ・バンクの対応するメモリ・モジュールに向かう。したがって、同じデータ経路に結合されたメモリ・モジュール同士の間隔が増すにつれ、それぞれの信号は反射され、ひずみを生じることがある。さらに、各メモリ・バンクへの信号のタイミングを制御するのが難しい。というのは、メモリ・コントローラから１つのメモリ・バンクまでのデータ経路の長さが、同じデータ経路の異なるメモリ・バンクまでの長さとは著しく異なるからである。２つのメモリ・バンクを図１に示してあるが、他の実施形態ではより多くのメモリ・バンクがあり得ることに注意されたい。こうした実施形態では、さらなる信号劣化が起こり得る。

複数のメモリ・モジュールを利用した複数のバンク・メモリ・サブシステムの様々な実施態様が開示されている。一実施態様では、データ処理システムは、メモリ・サブシステムに結合されたプロセッサを含む。このメモリ・サブシステムは、メモリ・バスに結合されたメモリ・コントローラを含む。メモリ・バスは、それぞれがデータ線の別々のグループに対応する複数のデータ経路を含む。メモリ・バスは、第１のメモリ・バンクに対応する記憶装置となっている第１の複数のメモリ・モジュールに結合される。第１のメモリ・バンクは、第１のアドレス範囲に対応するデータを格納するように構成される。メモリ・バスはまた、第２のメモリ・バンクに対応する記憶装置を構成している第２の複数のメモリ・モジュールに結合される。第２のメモリ・バンクは、第２のアドレス範囲に対応するデータを格納するように構成される。第１および第２のメモリ・バンクそれぞれの別々のメモリ・モジュールはメモリ・バスの各データ経路に結合される。同じデータ経路に結合されるメモリ・モジュールは、他のデータ経路に結合された介在するメモリ・モジュールがなく、互いに隣接して配置される。

本発明は様々な変更態様および代替態様を可能にするが、その具体的な実施態様を図面に例として示し、本明細書で詳細に説明する。しかし、その図面および詳細な説明は、本発明を開示した特定の形式に限定することを意図したものではなく、反対に、添付の特許請求の範囲によって定義される本発明の精神および範囲に含まれるすべての修正、等価物、および代替物に適用されるものであることを理解されたい。

次に図２に移ると、メモリ・サブシステムを含むデータ処理システムの一実施形態の構成図を示してある。データ処理システムは、システム・バス１１０を介してメモリ・サブシステム１３０に結合されたプロセッサ１００を含む。プロセッサ１００は、データをメモリ・サブシステム１３０内に格納させ、またはそこから取り出すソフトウェア命令を実行することができる。メモリ・サブシステム１３０は、メモリ・バス１２５を介してメモリ・モジュール２５Ａ〜２８Ａおよび２５Ｂ〜２８Ｂに結合されたメモリ・コントローラ１２０を含む。図示したデータ処理システムは、データ処理システムの一例に過ぎない。データ処理システムは、たとえばパーソナル・コンピュータ、ワークステーション、またはネットワーク・ルータであることが企図される。

図１の実施形態と同様に、図２のメモリ・バス１２５は、５７６本のデータ線を有するデータ・バスを含む。５７６本のデータ線は、それぞれが１４４本の線からなる４つのデータ経路に再分割されている。この特定のデータ・バスの接続形態は、時にはワイド・データ・バスと呼ばれる。他の実施形態では、それより多いまたは少ないデータ線を使用することができ、データ経路は異なる本数のデータ線を有することができることに注意されたい。

メモリ・モジュール２５Ａ〜２８Ａおよび２５Ｂ〜２８Ｂは、２つのメモリ・バンク、すなわちそれぞれＡとＢを形成するように配列される。メモリ・モジュール２５Ａ〜２８Ａはメモリ・バンクＡに対応し、メモリ・モジュール２５Ｂ〜２８Ｂはメモリ・バンクＢに対応する。各メモリ・バンクはメモリ中の特定のアドレス範囲に関連づけられる。各メモリ・モジュールはデータ経路に関連づけられる。たとえば、メモリ・バンクＡでは次のようになる。メモリ・モジュール２５Ａはデータ経路１、線０〜１４３に結合される。メモリ・モジュール２６Ａはデータ経路２、線１４４〜２８７に結合される。メモリ・モジュール２７Ａはデータ経路３、線２８８〜４３１に結合される。メモリ・モジュール２８Ａはデータ経路４、線４３２〜５７５に結合される。したがって、メモリ・バンクＡが動作可能であれば、２５Ａ〜２８Ａにアクセスして５７６データ・ビットをすべて有するデータ・ワードをそこに格納することができる。

メモリ・モジュールの論理的配列は図１の従来技術に類似している。しかし図２では、メモリ・バス１２５上でのメモリ・モジュールの物理的位置と配置が異なる。図２では、各バンクのメモリ・モジュールは、メモリ・バス１２５上の特定のデータ経路に接続されたメモリ・モジュールがメモリ・バス１２５上の同じデータ経路に接続された他のメモリ・モジュールの隣に位置するように、インターリーブされている。さらに、異なるデータ経路に接続されたメモリ・モジュールは、同じデータ経路に接続されたメモリ・モジュール同士の間にあることはできない。このことは、図３によりわかりやすく示してある。他の実施形態はそれよりも多いまたは少ないメモリ・モジュールを有することができ、またメモリ・バンクは異なる数のメモリ・モジュールを使用して構成することができることに注意されたい。

図３を参照すると、システム・ボード上でのメモリ・モジュールの物理的配置の一実施形態の斜視図を示してある。図２で示したものに対応する構成図の要素は、簡単に、かつわかりやすくするために同じ番号をつけてある。システム・ボード１５０は、プロセッサ１００、メモリ・コントローラ１２０、メモリ・モジュール２５Ａ〜２８Ａおよび２５Ｂ〜２８Ｂに結合されたメモリ・バス１２５を含む。メモリ・モジュールは、システム・ボードに搭載されたコネクタまたはソケットに挿し込まれる。

図２に関連して上で説明したように、同じデータ経路に結合されたメモリ・モジュールは互いに隣接して配置され、他のデータ経路に結合されたメモリ・モジュールが間に入ることがない。

たとえば、バンクＡのメモリ・モジュール２５ＡとバンクＢのメモリ・モジュール２５Ｂは双方ともデータ経路１に結合され、互いに隣接している。バンクＡのメモリ・モジュール２６ＡとバンクＢのメモリ・モジュール２６Ｂはどちらもデータ経路２に結合され、互いに隣接している。バンクＡのメモリ・モジュール２７ＡとバンクＢのメモリ・モジュール２７Ｂのいずれもデータ経路３に結合され、互いに隣接している。バンクＡのメモリ・モジュール２８ＡとバンクＢのメモリ・モジュール２８Ｂは共にデータ経路４に結合され、互いに隣接している。

図４を参照すると、メモリ・サブシステムを含むデータ処理システムの別の実施形態の構成図を示してある。図２や図３で示したものに対応する構成図の要素は、簡単に、かつわかりやすくするために同じ番号をつけてある。

図２の実施形態と同様に、図４に示すデータ処理システムも、システム・バス１１０を介してメモリ・サブシステム１３０に結合されたプロセッサ１００を含む。メモリ・サブシステム１３０は、メモリ・バス１２５を介して複数のメモリ・モジュールに結合されたメモリ・コントローラ１２０を含む。しかし図４には、２つの追加メモリ・バンク、すなわちＣおよびＤを構成する追加のメモリ・モジュールがある。したがって図４ではメモリ・モジュール１２５Ａ〜１２８ＡはバンクＡを形成するように配列され、メモリ・モジュール１２５Ｂ〜１２８ＢはバンクＢを形成するように配列され、メモリ・モジュール１２５Ｃ〜１２８ＣはバンクＣを形成するように配列され、メモリ・モジュール１２５Ｄ〜１２８ＤはバンクＤを形成するように配列される。

図４のメモリ・モジュールの論理的および物理的配列は、図２に示した配列と類似している。図４の各バンクのメモリ・モジュールはインターリーブされ、メモリ・バス１２５の特定のデータ経路に接続されたメモリ・モジュールは同じデータ経路に接続されたメモリ・モジュールに隣接する。さらに、異なるデータ経路に接続されたメモリ・モジュールは、同じデータ経路に接続されたメモリ・モジュール同士の間にあることはできない。

図２〜図４のシステムで説明したメモリ・モジュールの配列は、より少ない信号反射によって信号の質を向上することができる。さらに、同じデータ経路に接続されたメモリ・モジュールが同じ信号タイミングを使用できるので、信号のタイミングを改善することができる。

上記の開示内容を完全に理解すれば、多数の変形形態および変更形態が当業者には明らかであろう。添付の特許請求の範囲は、こうした変形形態および変更形態すべてを含むように解釈すべきものである。

ワイド・データ・バスを利用したメモリ・サブシステム構成の一実施形態を示す構成図である。 メモリ・サブシステムを含むデータ処理システムの一実施形態を示す構成図である。 システム・ボード上におけるメモリ・モジュールの物理的配置の一実施形態を示す斜視図である。 メモリ・サブシステムを含むデータ処理システムの別の実施形態を示す構成図である。

Claims (12)

1. メモリ・コントローラ・ユニットと、；
   前記メモリ・コントローラ・ユニットに結合されたメモリ・バスであって、前記メモリ・バスは複数のデータ経路を含み、各データ経路は前記メモリに関連するデータ線の別々のグループに対応する、メモリ・バスと；
   第１のメモリ・バンクに対応する記憶装置を形成し、前記メモリ・バスに結合された第１のメモリ・モジュールと第２のメモリ・モジュールであって、前記第１のメモリ・バンクは第１のアドレス範囲に対応するデータを格納するように構成されている、第１のメモリ・モジュールと第２のメモリ・モジュールと；
   第２のメモリ・バンクに対応する記憶装置を形成し、前記メモリ・バスに結合された第３のメモリ・モジュールと第４のメモリ・モジュールであって、前記第２のメモリ・バンクは第２のアドレス範囲に対応するデータを格納するように構成されている、第３のメモリ・モジュールと第４のメモリ・モジュールと；
   を備えるメモリ・サブシステムであって、
   前記第１のメモリ・モジュールと前記第３のメモリ・モジュールが前記メモリ・バスの第１のデータ経路に結合され、そして前記第２のメモリ・モジュールと前記４のメモリ・モジュールが前記メモリ・バスの第２のデータ経路に結合され、
   前記第１と第３のメモリ・モジュールは互いに隣接して位置し、そして前記第２と第４のメモリ・モジュールは互いに隣接して位置し、他のデータ経路に接続されたメモリ・モジュールが間に入ることがない、
   ことを特徴とするメモリ・サブシステム。
2. 前記複数のデータ経路のそれぞれが１４４本のデータ線を含むことを特徴とする請求項１に記載のメモリ・サブシステム。
3. 前記メモリ・モジュールのそれぞれがデュアル・インライン・メモリ・モジュール（ＤＩＭＭＳ）であることを特徴とする請求項１に記載のメモリ・サブシステム。
4. 前記メモリ・モジュールのそれぞれがコネクタを介して前記メモリ・バスに結合されることを特徴とする請求項１に記載のメモリ・サブシステム。
5. メモリ・コントローラ・ユニットと；
   前記メモリ・コントローラ・ユニットに結合されたメモリ・バスであって、前記メモリ・ バスは複数のデータ経路を含み、各データ経路はデータ線の別々のグループによって形成されている、メモリ・バスと；
   第１のメモリ・バンクに対応する記憶装置を形成し、前記メモリ・バスに結合された第１の複数のメモリ・モジュールであって、前記第１のメモリ・バンクは第１のアドレス範囲に対応するデータを格納するように構成されている、第１の複数のメモリ・モジュールと；
   第２のメモリ・バンクに対応する記憶装置を形成し、前記メモリ・バスに結合された第２の複数のメモリ・モジュールであって、前記第２のメモリ・バンクは第２のアドレス範囲に対応するデータを格納するように構成されている、第２の複数のメモリ・モジュールと；
   を備えるメモリ・サブシステムであって、
   前記第１のメモリ・バンクの各メモリ・モジュールがメモリ・バスの関連のデータ経路に結合され、そして
   前記メモリ・バスの同じデータ経路に結合された第１と第２のメモリ・バンクのメモリ・モジュール同士が互いに隣接して位置し、他のデータ経路に結合されたメモリ・モジュールが間に入ることがない、
   ことを特徴とするメモリ・サブシステム。
6. 前記複数のデータ経路のそれぞれが１４４本のデータ線を含むことを特徴とする請求項５に記載のメモリ・サブシステム。
7. 前記メモリ・モジュールのそれぞれがデュアル・インライン・メモリ・モジュール（ＤＩＭＭＳ）であることを特徴とする請求項５に記載のメモリ・サブシステム。
8. 前記メモリ・モジュールのそれぞれがコネクタを介して前記メモリ・バスに結合されることを特徴とする請求項５に記載のメモリ・サブシステム。
9. プロセッサと、
   前記プロセッサに結合されたメモリ・コントローラ・ユニットと；
   複数のデータ経路を含み、前記メモリ・コントローラ・ユニットに結合されたメモリ・バスであって、各データ経路はメモリに関連するデータ線の別々のグループに対応する、メモリ・バスと；
   第１のメモリ・バンクに対応する記憶装置を形成し、前記メモリ・バスに結合された第１のメモリ・モジュールと第２のメモリ・モジュールであって、前記第１のメモリ・バンクは第１の範囲のアドレスに対応するデータを格納するように構成されている、第１のメモリ・モジュールと第２のメモリ・モジュールと；
   第２のメモリ・バンクに対応する記憶装置を形成し、前記メモリ・バスに結合された第３のメモリ・モジュールと第４のメモリ・モジュールであって、前記第２のメモリ・バンクは第２の範囲のアドレスに対応するデータを格納するように構成されている、第３のメモリ・モジュールと第４のメモリ・モジュールと；
   を備えるデータ処理システムであって、
   前記第１のメモリ・モジュールと前記３のメモリ・モジュールが前記メモリ・バスの第１のデータ経路に結合され、前記第２のメモリ・モジュールと前記４のメモリ・モジュールが前記メモリ・バスの第２のデータ経路に結合され、
   前記第１，第３のメモリ・モジュールが互いに隣接して位置し、前記第２，第４のメモリ・モジュールが互いに隣接して位置し、他のデータ経路に結合されたメモリ・モジュールが間に入ることがない、
   ことを特徴とするデータ処理システム。
10. 前記複数のデータ経路のそれぞれが１４４本のデータ線を含むことを特徴とする請求項９に記載のデータ処理システム。
11. 前記メモリ・モジュールのそれぞれがデュアル・インライン・メモリ・モジュール（ＤＩＭＭＳ）であることを特徴とする請求項９に記載のデータ処理システム。
12. 前記メモリ・モジュールのそれぞれがコネクタを介して前記メモリ・バスに結合されることを特徴とする請求項９に記載のデータ処理システム。

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