JP2012109460A - 半導体装置 - Google Patents
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Abstract
【解決手段】信号線S1〜S3と電源線VDD1,VSS1がY方向に延在する下層配線層と、信号線S4〜S6と電源線VDD2,VSS2がX方向に延在する上層配線層と、対応する信号線が重なり合うオーバーラップ領域OL1に設けられたビア導体VE1と、対応する電源線が重なり合うオーバーラップ領域OL2,OL3に設けられたビア導体VE2,VE3とを備える。領域OL1のX方向における幅は、領域OL2,OL3のX方向における幅よりも広く、これにより、領域OL1には複数のビア導体VE1a,VE1bが設けられる。また、電源線VDD1,VSS1は、領域OL1との干渉を避けるようY方向に分断されている。複数の下層配線は、一つのビアを含むミニマムピッチで2つのビアを配置している。
【選択図】図1
Description
W1<W2
である。これにより、ビア導体VE1を形成可能な面積が拡大することから、図1(a)に示す例では1個のオーバーラップ領域OL1に2個のビア導体VE1a,VE1bをX方向に並べて配置し、ビア導体VE1の信頼性を高めている。これに対し、オーバーラップ領域OL2,OL3においては、電源線VDD1及びVSS1のX方向における幅が実質的に拡大されておらず、したがって、1個のオーバーラップ領域OL2又はOL3にそれぞれ1個のビア導体VE2又はVE3しか配置できない。尚、オーバーラップ領域OL2,OL3におけるX方向の幅を拡大してはならない訳ではなく、設計上、下層配線層における配線ピッチに影響しない範囲で、僅かに拡大しても構わない。
A=WL+2WS
に設定される。また、ステップS3においては、複数の信号線を上層配線層に定義可能な配線ピッチの2倍以上に設定される。これも、2本の信号線間に1本の電源線を配置できるようにするためであるが、上層配線層に定義可能な配線ピッチの2倍を超えるピッチに設定しても構わない。
a=WV/2+WL/2
で定義される。また、図11に示すbは、
b=WL
である。当然ながらbの値は、下層配線層における最小配線間隔よりも広くする必要がある。
(付記1)
第1の方向にそれぞれ延在する複数の第1の信号線を第1の配線層に定義する第1のステップと、
前記第1の方向と交差する第2の方向にそれぞれ延在する複数の第2の信号線を第2の配線層に定義する第2のステップと、
前記複数の第1の信号線と前記複数の第2の信号線のうち、互いに接続すべき第1及び第2の信号線とが平面視で重なり合う第1の領域を特定する第3のステップと、
前記第1の領域において前記第1の信号線の前記第2の方向における幅を拡大する第4のステップと、
拡大された第1の領域に第1のビア導体を定義する第5のステップと、
前記第1の領域において前記第1の信号線と干渉しないよう、前記第1の方向にそれぞれ延在する複数の第1の電源線を前記第1の配線層に定義する第6のステップと、
前記第2の方向にそれぞれ延在する複数の第2の電源線を前記第2の配線層に定義する第7のステップと、を含むことを特徴とする半導体装置のレイアウト方法。
(付記2)
前記複数の第1の電源線と前記複数の第2の電源線のうち、互いに接続すべき第1及び第2の電源線とが平面視で重なり合う第2の領域を特定する第8のステップと、
前記第2の領域に第2のビア導体を定義する第9のステップと、を含むことを特徴とする付記1に記載の半導体装置のレイアウト方法。
(付記3)
前記第9のステップは、前記第2のビア導体を前記第2の領域に定義可能な最小径に設定する、ことを特徴とする付記2に記載の半導体装置のレイアウト方法。
(付記4)
前記第5のステップは、前記第1の領域にそれぞれ前記第2のビア導体と同じ径を持つ複数のビア導体からなる前記第1のビア導体を定義する、ことを特徴とする付記2又は3に記載の半導体装置のレイアウト方法。
(付記5)
前記第5のステップは、前記第2の方向における径が前記第2のビア導体の前記第2の方向における径よりも大きい前記第1のビア導体を定義するステップを含む、ことを特徴とする付記2又は3に記載の半導体装置のレイアウト方法。
(付記6)
前記第1のステップは、複数の第1の信号線を前記第1の配線層に定義可能な配線ピッチの2倍に設定するステップを含む、ことを特徴とする付記1乃至5のいずれか一項に記載の半導体装置のレイアウト方法。
(付記7)
前記第6のステップは、隣接する前記複数の第1の信号線間にそれぞれ前記第1の電源線を定義するステップを含む、ことを特徴とする付記6に記載の半導体装置のレイアウト方法。
(付記8)
前記第6のステップは、前記第1の領域において前記第1の信号線との干渉を避けるよう前記第1の電源線を前記第1の方向に分断するステップを含む、ことを特徴とする付記7に記載の半導体装置のレイアウト方法。
(付記9)
前記第2のステップは、複数の第2の信号線を前記第2の配線層に定義可能な配線ピッチの2倍以上に設定するステップを含む、ことを特徴とする付記1乃至8のいずれか一項に記載の半導体装置のレイアウト方法。
(付記10)
前記第4のステップは、前記第1の領域の前記第2の方向における位置を、対応する前記第1の信号線の前記第2の方向における中心軸に対してオフセットさせるステップを含む、ことを特徴とする付記1乃至9のいずれか一項に記載の半導体装置のレイアウト方法。
(付記11)
第1の方向にそれぞれ延在する複数の第1の信号線を第1の配線層に定義する第1の機能と、
前記第1の方向と交差する第2の方向にそれぞれ延在する複数の第2の信号線を第2の配線層に定義する第2の機能と、
前記複数の第1の信号線と前記複数の第2の信号線のうち、互いに接続すべき第1及び第2の信号線とが平面視で重なり合う第1の領域を特定する第3の機能と、
前記第1の領域において前記第1の信号線の前記第2の方向における幅を拡大する第4の機能と、
拡大された第1の領域に第1のビア導体を定義する第5の機能と、
前記第1の領域において前記第1の信号線と干渉しないよう、前記第1の方向にそれぞれ延在する複数の第1の電源線を前記第1の配線層に定義する第6の機能と、
前記第2の方向にそれぞれ延在する複数の第2の電源線を前記第2の配線層に定義する第7の機能と、をコンピュータに発揮させる、ことを特徴とする半導体装置の設計プログラム。
(付記12)
前記複数の第1の電源線と前記複数の第2の電源線のうち、互いに接続すべき第1及び第2の電源線とが平面視で重なり合う第2の領域を特定する第8の機能と、
前記第2の領域に第2のビア導体を定義する第9の機能と、をコンピュータにさらに発揮させることを特徴とする付記11に記載の半導体装置の設計プログラム。
(付記13)
前記第9の機能は、前記第2のビア導体を前記第2の領域に定義可能な最小径に設定する機能を含む、ことを特徴とする付記12に記載の半導体装置の設計プログラム。
(付記14)
前記第5の機能は、前記第1の領域にそれぞれ前記第2のビア導体と同じ径を持つ複数のビア導体からなる前記第1のビア導体を定義する機能を含む、ことを特徴とする付記12又は13に記載の半導体装置の設計プログラム。
(付記15)
前記第5の機能は、前記第2の方向における径が前記第2のビア導体の前記第2の方向における径よりも大きい前記第1のビア導体を定義する機能を含む、ことを特徴とする付記12又は13に記載の半導体装置の設計プログラム。
(付記16)
前記第1の機能は、複数の第1の信号線を前記第1の配線層に定義可能な配線ピッチの2倍に設定する機能を含む、ことを特徴とする付記11乃至15のいずれか一項に記載の半導体装置の設計プログラム。
(付記17)
前記第6の機能は、隣接する前記複数の第1の信号線間にそれぞれ前記第1の電源線を定義する機能を含む、ことを特徴とする付記16に記載の半導体装置の設計プログラム。
(付記18)
前記第6の機能は、前記第1の領域において前記第1の信号線との干渉を避けるよう前記第1の電源線を前記第1の方向に分断する機能を含む、ことを特徴とする付記17に記載の半導体装置の設計プログラム。
(付記19)
前記第2の機能は、複数の第2の信号線を前記第2の配線層に定義可能な配線ピッチの2倍以上に設定する機能を含む、ことを特徴とする付記11乃至18のいずれか一項に記載の半導体装置の設計プログラム。
(付記20)
前記第4の機能は、前記第1の領域の前記第2の方向における位置を、対応する前記第1の信号線の前記第2の方向における中心軸に対してオフセットさせる機能を含む、ことを特徴とする付記11乃至19のいずれか一項に記載の半導体装置の設計プログラム。
11 セルアレイ領域
12 周辺回路領域
20 エリア
25 領域
30 エリア
40 設計装置
41 データエリア
42 プログラムエリア
43 処理部
44 入出力部
L 論理回路
L1 下層配線層
L2 上層配線層
DL 絶縁層
OL0〜OL3 オーバーラップ領域
S1〜S10 信号線
VDD1,VDD2 電源線(高位側)
VSS1,VSS2 電源線(低位側)
VE0〜VE3 ビア導体
50 VDD端子
51 VDDQ端子
60 VSS端子
61 VSSQ端子
Claims (20)
- 第1の層が、第1の方向に延在する複数の第1の配線を含み、
前記第1の層に積層する第2の層が、前記第1の方向と異なる第2の方向に延在する複数の第2の配線を含み、
前記第1と第2の層の間に挟まれる第3の層が、前記複数の第1の配線と、前記複数の第1の配線にそれぞれ対応して互いに関連する前記複数の第2の配線とを接続する複数のビア導体を含み、
前記複数の第1の配線は、前記ビア導体を含む配線の幅及び前記配線の抜きである第1のラインアンドスペースの第1のピッチでレイアウトされ、
前記複数の第2の配線は、少なくとも、前記ビア導体を含む配線の幅及び前記配線の抜きである第2のラインアンドスペース以上の第2のピッチでレイアウトされ、
前記複数のビア導体の形状は、所定のビア径を有する第1の円、または前記第1の円の面積よりも大きな第2の楕円であり、
前記複数の第1及び複数の第2の配線のそれぞれは、それぞれ対応する複数の回路が入力および/または出力する複数の信号線と、前記複数の回路へ電源を供給する複数の電源線を含み、
前記複数の信号線と前記複数の電源線にそれぞれ関連する前記複数の第1の配線は、夫々が互いに隣接してレイアウトされ、
前記複数の信号線と前記複数の電源線にそれぞれ関連する前記複数の第2の配線は、夫々が互いに隣接してレイアウトされ、
前記複数の信号線が含む複数の第1の配線及び前記複数の信号線が含む前記複数の第2の配線がそれぞれ互いに関連する信号同士として交差する複数の第1の領域において、複数の前記第1の円のビア導体が前記第2の方向にレイアウトされるか、少なくとも一つの前記第2の楕円がその長い径の線分を前記第2の方向として前記第2の方向にレイアウトされ、
前記複数の信号線にそれぞれ関連する複数の第1の配線の形状は、前記複数の第1の領域のそれぞれにレイアウトされた前記複数のビア導体を前記複数の第1の配線がそれぞれ包含するように前記第2の方向に延在する複数の第2の領域を含み、
前記複数の電源線にそれぞれ関連する複数の第1の配線は、前記複数の信号線が含む複数の第1の配線がそれぞれ有する前記複数の第2の領域と電気的に接続しないように分断され、
前記複数の信号線にそれぞれ関連する複数の第2の配線の形状は、前記複数の第1の領域のそれぞれにレイアウトされた前記複数のビア導体を前記複数の第2の配線がそれぞれ包含するように前記第2の方向に延在する複数の第3領域を含み、
前記複数の電源線にそれぞれ関連する複数の第2の配線は、前記複数の電源線にそれぞれ関連する前記分断された複数の第1の配線と、前記複数のビア導体を介してそれぞれ接続する、半導体装置。 - 前記複数の第2の領域の前記第2の方向における中心軸と、それぞれ対応する前記複数の第1の配線の前記第2の方向における中心軸とは、互いにずれている、ことを特徴とする請求項1に記載の半導体装置。
- 前記複数の電源線は、第1の電位を有する複数の第1の電源線と、前記第1の電位とは異なる第2の電位を有する複数の第2の電源線とを含み、
少なくとも前記複数の第1の電源線と前記複数の第2の電源線のいずれか一方は、n本(nは自然数)ずつ交互に配置されている、ことを特徴とする請求項2に記載の半導体装置。 - 前記nは2である、ことを特徴とする請求項3に記載の半導体装置。
- 前記複数の信号線の一つを介してその両側に隣接する前記複数の第1の電源線のうちの2本の第1の電源線は、一方が前記第1の領域に関連して分断され、他方が前記第1の領域に関連して分断されておらず、
前記複数の信号線の一つを介してその両側に隣接する前記複数の第2の電源線のうちの2本の第2の電源線は、一方が前記第1の領域に関連して分断され、他方が前記第1の領域に関連して分断されていない、ことを特徴とする請求項4に記載の半導体装置。 - 前記複数の信号線の一つを介してその両側に隣接する前記複数の第1の電源線のうちの2本の第1の電源線は、前記複数の信号線の一つが存在しない第4の領域において互いに接続され、
前記複数の信号線の一つを介してその両側に隣接する前記複数の第2の電源線のうちの2本の第2の電源線は、前記複数の信号線の一つが存在しない第5の領域において互いに接続される、ことを特徴とする請求項4又は5に記載の半導体装置。 - 前記複数のビア導体は、前記第4又は第5の領域に配置されたビア導体を含む、ことを特徴とする請求項6に記載の半導体装置。
- 前記複数の第2の配線に含まれる複数の電源線の少なくとも一つは、その電源線に隣接する前記複数の第2の配線に含まれる信号線が存在しない第6の領域において、前記第1の方向に突出する突出部を含む、ことを特徴とする請求項1乃至7のいずれか一項に記載の半導体装置。
- 前記複数のビア導体は、前記第6の領域に配置されたビア導体を含む、ことを特徴とする請求項8に記載の半導体装置。
- 複数の第1の信号線及び複数の第1の電源線が第1の方向にそれぞれ延在する第1の配線層と、
複数の第2の信号線及び複数の第2の電源線が前記第1の方向と交差する第2の方向にそれぞれ延在する第2の配線層と、
前記第1の配線層と前記第2の配線層との間に設けられた絶縁層と、
前記複数の第1の信号線と前記複数の第2の信号線とが、それぞれ互いに関連する信号同士として平面視で重なり合う交点に関連する第1の領域において、前記絶縁層を貫通して設けられた第1のビア導体と、
前記複数の第1の電源線と前記複数の第2の電源線とが、それぞれ互いに関連する電源同士として平面視で重なり合う交点に関連する第2の領域において、前記絶縁層を貫通して設けられた第2のビア導体と、を備え、
前記第1の領域の第2の方向における前記複数の第1の信号線の幅は、前記第2の領域の第2の方向における前記複数の第1の信号線の幅よりも広く、
前記第1の電源線は、前記第1の領域において前記第1の信号線との干渉を避けるよう前記第1の方向に分断されている、ことを特徴とする半導体装置。 - 前記第1の領域に複数の前記第1のビア導体が設けられ、
前記複数の1のビア導体のそれぞれは、前記第2のビア導体と同じ径である、ことを特徴とする請求項10に記載の半導体装置 - 前記第1のビア導体の前記第2の方向における径は、前記第2のビア導体の前記第2の方向における径よりも大きい、ことを特徴とする請求項10に記載の半導体装置。
- 前記第1の領域の前記第2の方向における位置は、対応する前記第1の信号線の前記第2の方向における中心軸に対してオフセットしており、これにより前記第1の領域における前記第1の信号線の幅は、前記中心軸に対して前記第2の方向への突出量が相対的に大きい第1の部分と、前記中心軸に対して前記第2の方向への突出量が相対的に小さい又は突出しない第2の部分とを含み、
前記複数の第1の電源線のうち前記第1の部分に隣接する第3の電源線は、前記第1の部分を避けるよう前記第1の方向に分断されており、
前記複数の第1の電源線のうち前記第2の部分に隣接する第4の電源線は、分断されることなく前記第1の方向に連続して延在する、ことを特徴とする請求項11又は12に記載の半導体装置。 - 前記複数の第1の信号線及び複数の第1の電源線が前記第2の方向に展開される第1のピッチを示すラインアンドスペースは、一定である、ことを特徴とする請求項11乃至13のいずれか一項に記載の半導体装置。
- 前記複数の第2の信号線及び複数の第2の電源線が前記第1の方向に展開される第2のピッチを示すラインアンドスペースは、前記第1のピッチよりも多きい、ことを特徴とする請求項14に記載の半導体装置。
- 前記第1の領域の第1の方向における幅は、前記第2の領域の第1の方向における幅よりも広い、ことを特徴とする請求項15に記載の半導体装置。
- 前記第1の配線層においては、前記第1の信号線と前記第1の電源線が交互に配置されており、
前記第2の配線層においては、前記第2の信号線と前記第2の電源線が交互に配置されている、ことを特徴とする請求項11乃至16のいずれか一項に記載の半導体装置。 - 前記複数の第1の電源線は、複数の第1の高位側電源線と複数の第1の低位側電源線を含み、
前記複数の第2の電源線は、複数の第2の高位側電源線と複数の第2の低位側電源線を含み、
前記第2のビア導体は、前記第1の高位側電源線と前記第2の高位側電源線とを接続する高位側ビア導体と、前記第1の低位側電源線と前記第2の低位側電源線とを接続する低位側ビア導体とを含む、ことを特徴とする請求項17に記載の半導体装置。 - 前記複数の第1の電源線は、複数の第1の高位側電源線と複数の第1の低位側電源線を含み、
前記複数の第2の電源線は、複数の第2の高位側電源線と複数の第2の低位側電源線を含み、
前記複数の第1の信号線のうちの第3の信号線は、前記複数の第1の高位側電源線に挟まれ、
前記複数の第1の信号線のうちの第4の信号線は、前記複数の第1の低位側電源線に挟まれて配置されている、ことを特徴とする請求項17に記載の半導体装置。 - 前記複数の第1の信号線のうちの第5の信号線を挟んで隣接する前記複数の第1の高位側電源線のうちの2本は、前記第1の配線層における前記第5の信号線が存在しない領域において前記第2の方向に互いに接続され、
前記複数の第1の信号線のうちの第6の信号線を挟んで隣接する前記複数の第1の低位側電源線のうちの2本は、前記第1の配線層において前記第6の信号線が存在しない領域において前記第2の方向に互いに接続されている、ことを特徴とする請求項19に記載の半導体装置。
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Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN110021581A (zh) * | 2018-01-08 | 2019-07-16 | 三星电子株式会社 | 包括导电图案的半导体器件及其制造方法 |
Families Citing this family (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP5819218B2 (ja) | 2012-02-23 | 2015-11-18 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
JP2013183123A (ja) * | 2012-03-05 | 2013-09-12 | Elpida Memory Inc | 半導体装置及びその設計方法 |
US8779592B2 (en) * | 2012-05-01 | 2014-07-15 | Taiwan Semiconductor Manufacturing Company, Ltd. | Via-free interconnect structure with self-aligned metal line interconnections |
US9331016B2 (en) | 2013-07-25 | 2016-05-03 | Qualcomm Incorporated | SOC design with critical technology pitch alignment |
JP6704677B2 (ja) * | 2015-03-31 | 2020-06-03 | キヤノン株式会社 | 固体撮像装置 |
JP2017069513A (ja) * | 2015-10-02 | 2017-04-06 | ルネサスエレクトロニクス株式会社 | 半導体装置およびその製造方法 |
US9852989B1 (en) * | 2016-11-28 | 2017-12-26 | Taiwan Semiconductor Manufacturing Co., Ltd. | Power grid of integrated circuit |
KR20180089928A (ko) | 2017-02-01 | 2018-08-10 | 삼성디스플레이 주식회사 | 표시 장치 |
US10950277B1 (en) * | 2019-10-18 | 2021-03-16 | Micron Technology, Inc. | Signal line layouts including shields, and related methods, devices, and systems |
US11715732B2 (en) * | 2020-11-25 | 2023-08-01 | Micron Technology, Inc. | Semiconductor device having well contact diffusion region supplying well potential |
CN115343812B (zh) * | 2022-08-22 | 2023-10-17 | 德阳三环科技有限公司 | 输入输出构件和制备方法及封装基座和光器件 |
CN116110882B (zh) * | 2023-04-13 | 2023-09-15 | 长鑫存储技术有限公司 | 半导体结构 |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2002329783A (ja) * | 2001-04-27 | 2002-11-15 | Toshiba Corp | 配線パターンの自動レイアウト方法、レイアウトパターンの光学補正方法、自動レイアウト方法と光学補正方法に基づいて製造される半導体集積回路、および自動レイアウト光学補正プログラムを記録した記録媒体 |
JP2003031662A (ja) * | 2001-07-16 | 2003-01-31 | Mitsubishi Electric Corp | 半導体集積回路の配線方法、半導体集積回路、及び配線方法をコンピュータに実行させるプログラム |
JP2005535118A (ja) * | 2002-07-29 | 2005-11-17 | シンプリシティ・インコーポレーテッド | 集積回路デバイスと集積回路デバイスを設計するための方法及び装置 |
JP2010003712A (ja) * | 2007-08-09 | 2010-01-07 | Renesas Technology Corp | 半導体装置、半導体装置の配置配線方法、及びデータ処理システム |
Family Cites Families (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6483714B1 (en) * | 1999-02-24 | 2002-11-19 | Kyocera Corporation | Multilayered wiring board |
JP2001127162A (ja) | 1999-10-25 | 2001-05-11 | Matsushita Electric Ind Co Ltd | 半導体集積回路 |
JP4800586B2 (ja) | 2004-04-06 | 2011-10-26 | ルネサスエレクトロニクス株式会社 | 半導体集積回路の設計方法 |
JP2006108406A (ja) | 2004-10-06 | 2006-04-20 | Matsushita Electric Ind Co Ltd | 半導体記憶装置およびそのレイアウト方法 |
US7589019B2 (en) * | 2006-05-31 | 2009-09-15 | Infineon Technologies, Ag | Memory cell array and method of forming a memory cell array |
US20080099828A1 (en) * | 2006-10-30 | 2008-05-01 | Frank Heinrichsdorff | Semiconductor structure, semiconductor memory device and method of manufacturing the same |
US8284601B2 (en) * | 2009-04-01 | 2012-10-09 | Samsung Electronics Co., Ltd. | Semiconductor memory device comprising three-dimensional memory cell array |
-
2010
- 2010-11-18 JP JP2010258144A patent/JP6066542B2/ja active Active
-
2011
- 2011-11-17 US US13/298,995 patent/US8686567B2/en active Active
Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2002329783A (ja) * | 2001-04-27 | 2002-11-15 | Toshiba Corp | 配線パターンの自動レイアウト方法、レイアウトパターンの光学補正方法、自動レイアウト方法と光学補正方法に基づいて製造される半導体集積回路、および自動レイアウト光学補正プログラムを記録した記録媒体 |
JP2003031662A (ja) * | 2001-07-16 | 2003-01-31 | Mitsubishi Electric Corp | 半導体集積回路の配線方法、半導体集積回路、及び配線方法をコンピュータに実行させるプログラム |
JP2005535118A (ja) * | 2002-07-29 | 2005-11-17 | シンプリシティ・インコーポレーテッド | 集積回路デバイスと集積回路デバイスを設計するための方法及び装置 |
JP2010003712A (ja) * | 2007-08-09 | 2010-01-07 | Renesas Technology Corp | 半導体装置、半導体装置の配置配線方法、及びデータ処理システム |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN110021581A (zh) * | 2018-01-08 | 2019-07-16 | 三星电子株式会社 | 包括导电图案的半导体器件及其制造方法 |
Also Published As
Publication number | Publication date |
---|---|
US8686567B2 (en) | 2014-04-01 |
US20120126422A1 (en) | 2012-05-24 |
JP6066542B2 (ja) | 2017-01-25 |
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