JPH09213888A - 半導体集積回路チップ - Google Patents

半導体集積回路チップ

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JPH09213888A
JPH09213888A JP8013863A JP1386396A JPH09213888A JP H09213888 A JPH09213888 A JP H09213888A JP 8013863 A JP8013863 A JP 8013863A JP 1386396 A JP1386396 A JP 1386396A JP H09213888 A JPH09213888 A JP H09213888A
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Abstract

(57)【要約】 【課題】所定のシールド配線をクロックスキューが問題
となるタイミングパルス配線に平行して配線してもその
配線面積の増加は小さい配線手段を提供する。 【解決手段】シリコン基板７上に形成された酸化膜の表
面に同一層のメタル配線で形成されるタイミングパルス
信号ＴＰ１の配線の一方の側面に隣接しかつ平行してス
タンバイ信号ＳＴＢの配線が配設される。このスタンバ
イ信号ＳＴＢの反対側の側面に隣接しかつ互に平行して
タイミングパルス信号ＴＰ２の配線が配設される。一
方、タイミングパルス信号ＴＰ１の配線の他方の側面に
隣接しかつ互に平行してリセット信号ＲＳの配線が配設
される。このリセット信号ＲＳの反対側の側面に隣接し
かつ互に平行してタイミングパルス信号ＴＰ３の配線が
配設される。リセット信号とスタンバイ信号とはＣＰＵ
が動作中は一定電位に固定されているからタイミングパ
ルス信号線はシールドされスキューが改善される。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体集積回路チッ
プに係わり、その回路要素に供給するクロックパルスの
クロックスキューを改善した半導体集積回路チップに関
する。
【０００２】
【従来の技術】半導体素子の微細化技術の進展に伴な
い、半導体集積回路チップに形成される回路規模も増大
し、機能の複雑化と動作速度の高速化とが要求されてき
た。そのためこれらの要求に対応する半導体集積回路チ
ップは、内部の構成要素となる機能ブロックに動作クロ
ックを分配するクロックドライバと機能ブロック間の内
部配線も長くなり、クロック配線長の差からスキューを
生じることがある。
【０００３】このクロックスキューとは、クロックまた
はタイミングパルスが機能ブロックに到着する時刻が設
計時にあらかじめ想定した到着時刻に対し、実際の到着
時刻がずれることである。その要因は例えばクロックド
ライバに最も近い位置に配置されたフリップフロップと
最も遠い位置に配置されたフリップフロップとを比較す
ると、配線抵抗およびスルーホール抵抗と配線容量およ
びフリップフロップの入力容量との時定数がそれぞれ異
なってくるため、それぞれのフリップフロップの入力端
子で比較してみるとクロックの位相がずれることにな
る。
【０００４】したがって、チップの高速化のためには、
このクロックスキューをも無くすことが重要な課題とな
っており、クロック分配線の線長をそれぞれ等長にする
かまたは極めて短距離配線にする等の手段を用いてクロ
ックスキューを低減する種々の低減手段が試みられてき
た。このクロックスキュー低減手段の一例が特開昭５９
−１３６９４８号公報に記載されている。
【０００５】同公報記載の集積回路チップにおけるクロ
ックスキュー防止用配線の要部の拡大平面図を示した図
７を参照すると、この半導体集積回路チップ２００は、
基板上にクロック分配線１２のいずれかの側に追加配設
された２つの導電体線１４および１５を有し、パルスキ
ャリ線１１または１３のいずれかから、クロック分配線
１２を静電的に遮蔽している。またワイヤ１７により外
部電極にワイヤボンドするのに適した接地バス１６を有
する。配線１４および１５は本質的に接地電位に保たれ
るように接地バス１７に直接接続されている。
【０００６】すなわち、タイミングパルス配線を、固定
された直流電源の第１および第２の配線１４および１５
の間に配設することによりシールドする。このシールド
によりこれらの配線の側面容量の変化する。タイミング
パルス配線とその両側の第１および第２の配線間の容量
をＣｓ、タイミングパルス配線が酸化物を介してシリコ
ン基板との間の容量をＣｂとすると、配線間の電位が互
に逆電位のときにその容量は最大となり、その容量値は
（４Ｃｓ＋Ｃｂ）となる。また、容量が最小となるのは
配線間の電位が互に同電位のときでありその容量はＣｂ
に等しい。
【０００７】すなわち、タイミングパルス配線の電位が
両側の配線との間の線間容量が変化し、その値はミクロ
ン技術でせいぜい３ｐＦ程度であるから、ほとんどゼロ
に近いクロックスキューが得られるというものである。
【０００８】
【発明が解決しようとする課題】前述した従来例におい
ては、タイミングパルス配線を固定された直流電位の配
線１４および１５、すなわち電源配線をタイミングパル
ス配線に平行に、かつ両側に配設することにより、両側
の配線との間の電位差を生じさせることによって、結果
的に線間容量が変化して極めて少ない容量値を得てい
る。したがって、タイミングパルス配線による信号伝播
の時定数が減少し、クロックスキューもほとんどゼロに
なるように改善している。
【０００９】しかし、この電源線は一般に電流容量を大
きくするためと、電圧降下を少なくするために配線抵抗
を小さくする必要がある。配線抵抗は線の厚さが一定な
らその面積で決るので線幅は幅広く形成してある。その
ため、電源配線を効率よく配設しないと配線領域が大き
くなり集積回路チップの面積も大きくなる。
【００１０】また、図７に示す平面図においては、タイ
ミングパルス配線に平行して配線するようにしたこれら
の電源線配線は通常の信号線と同等の線幅にして面積が
少なくなるように配設されているが、この場合も、少な
くとも部分的には幅広の電源配線に接続するためにスル
ーホール接続をする必要がある。このスルーホールのコ
ンタクトのサイズは信号線の線幅よりもはかに大きな面
積を必要とするので、そのコンタクト周辺の配線面積も
大きくなる。
【００１１】本発明の目的は、上述の欠点に鑑みなされ
たものであり、所定のシールド配線をクロックスキュー
が問題となるタイミングパルス配線に平行して配線して
も、その配線面積の増加を低く抑えることが出来る配線
手段を提供することにある。
【００１２】
【課題を解決するための手段】本発明の半導体集積回路
チップの特徴は、半導体集積回路チップにおいて、クロ
ックスキューが生じる少くとも１つの信号線とこの信号
線が接続される内部回路が定常動作中は一定電位に固定
される他の信号線とを有し、前記信号線の上下左右の表
面のうち少なくとも一方面側に隣接しかつ平行に前記他
の信号線を配設することにある。
【００１３】また、シリコン基板上に形成された酸化膜
の表面に同一層のメタル配線で配設されかつ前記クロッ
クスキューが生じる第１、第２および第３のタイミング
パルス信号線と前記内部回路が動作中はハイレベルを維
持する第１の制御信号線と前記動作中はロウレベルを維
持する第２の制御信号線とを有し、前記第１のタイミン
グパルス信号線の一方の側面に隣接しかつ平行して前記
第２の制御信号線が配設され、この第２の制御信号線の
反対側の側面に隣接しかつ互に平行して前記第２のタイ
ミングパルス信号線が配設され、前記第１のタイミング
パルス信号線の他方の側面に隣接しかつ互に平行して前
記第１の制御信号線が配設され、この第１の制御信号線
の反対側の側面に隣接しかつ互に平行して前記第３のタ
イミングパルス信号線が配設される。
【００１４】さらに、前記第１の制御信号線と前記第２
の制御信号線との配設位置を互に入れ換えて配設するこ
ともできる。
【００１５】さらにまた、シリコン基板上に形成された
酸化膜の表面に第１のメタル層による前記第１のタイミ
ングパルス信号線が配設され、この金属層の上に前記酸
化物で絶縁されて第２のメタル層による前記第１の制御
信号線が配設され、さらにその上に前記酸化物層で絶縁
されて第３のメタル層による第２のタイミングパルス信
号線が配設される。
【００１６】また、前記内部回路が動作中はハイレベル
を維持する前記第１の制御信号線に代えて前記動作中は
ロウレベルを維持する前記第２の制御信号線を配設する
ことができる。
【００１７】
【発明の実施の形態】まず、本発明の第１の実施の形態
について図面を参照しながら説明する。図１は本発明の
半導体集積回路チップの主要部の構成図である。図１を
参照すると、この半導体集積回路チップ１００は、外部
から第１の制御信号（以下、リセット信号ＲＳと称す）
が供給されるリセット信号入力端子１と、外部から所定
のクロック信号が供給されるクロック信号入力端子２
と、外部から供給されるスタンバイ制御信号入力端子３
と、クロック信号入力端子２を介して供給されるクロッ
ク信号から内部回路に必要な各種のタイミングパルス信
号ＴＰ１、ＴＰ２およびＴＰ３を生成する内部クロック
信号発生回路４と、これらのタイミングパルス信号ＴＰ
１、ＴＰ２およびＴＰ３に応答して所定の制御動作をす
る内部回路、例えば中央演算処理部（ＣＰＵ）５と、こ
のＣＰＵ５の動作開始および動作停止を制御する第２の
制御信号（以下、スタンバイ信号ＳＴＢと称す）を発生
するスタンバイ制御回路６とを備えて構成される。
【００１８】ここで、リセット信号ＲＳが供給されてＣ
ＰＵ５が動作開始をするまでのリセット信号ＲＳとタイ
ミングパルス信号ＴＰ１，ＴＰ２，ＴＰ３とスタンバイ
信号ＳＴＢとの位相関係をタイミングチャートで示した
図２を併せて参照すると、リセット信号ＲＳが論理レベ
ルの“０”レベルの期間ａはクロック信号発生回路４、
ＣＰＵ５、スタンバイ制御回路６はリセットされた初期
状態にある。したがって、これらの回路は動作停止状態
にある。
【００１９】リセット信号ＲＳが“０”レベルから論理
レベルの“１”レベルに変化するとともにこの“１”レ
ベルを維持する期間ｂはクロック信号発生回路４がタイ
ミングルス信号ＴＰ１，ＴＰ２，ＴＰ３を発生し、ＣＰ
Ｕ５に供給するので、ＣＰＵ５は動作を開始する。
【００２０】次に、ＣＰＵ５がスタンバイ状態にあると
きのタイミングチャートを示した図３を参照すると、リ
セット信号ＲＳが“１”レベルの状態でタンバイ信号Ｓ
ＴＢが“０”レベルから“１”レベルに変化するととも
にこの“１”レベルを維持する期間ｃは、クロック信号
発生回路４がタイミングルス信号ＴＰ１，ＴＰ２，ＴＰ
３の出力を停止し、“０”レベルを維持するので、ＣＰ
Ｕ５は動作停止状態になる。
【００２１】次に、ＣＰＵ５が動作状態にあるときのタ
イミングチャートを示した図４を参照すると、リセット
信号ＲＳが“１”レベルの状態でタンバイ信号ＳＴＢが
“０”レベルを維持する期間は、クロック信号発生回路
４はタイミングルス信号ＴＰ１，ＴＰ２，ＴＰ３を出力
し続けるので、ＣＰＵ５は動作状態になる。
【００２２】ここで注目すきことは、ＣＰＵ５は動作状
態にあるときは、必らずリセット信号ＲＳが“１”レベ
ル、スタンバイ信号ＳＴＢが“０”レベルに固定されて
いることである。
【００２３】すなわち、ＣＰＵ５が動作状態にあるとき
は、リセット信号ＲＳおよびスタンバイ信号ＳＴＢがと
もに直流的に一定電位にあると見なすことが出来る。こ
のように、ＣＰＵ５が動作状態にあるときに直流的に一
定電位にあるリセット信号ＲＳおよびスタンバイ信号Ｓ
ＴＢを用いて、タイミングパルス信号をシールドしたと
きの配線配設例の主要部を模式的な平面図で示した図５
（ａ）およびその切断線Ａ−Ａにおける模式的な断面図
を示した図５（ｂ）を参照すると、シリコン基板７上に
形成された酸化物層８の表面に同一層のメタル配線で形
成されるタイミングパルス信号ＴＰ１，ＴＰ２，ＴＰ３
の各配線の間にスタンバイ信号ＳＴＢとリセット信号Ｒ
Ｓとからなる５本の信号線がそれぞれ所定の間隔で互に
平行して配設されている。
【００２４】すなわち、タイミングパルス信号ＴＰ１の
信号線の一方の側面に隣接しかつ平行してスタンバイ信
号ＳＴＢの信号線が配設される。このスタンバイ信号Ｓ
ＴＢの反対側の側面に隣接しかつ互に平行してタイミン
グパルス信号ＴＰ２の信号線が配設される。一方、タイ
ミングパルス信号ＴＰ１の信号線の他方の側面に隣接し
かつ互に平行してリセット信号ＲＳの信号線が配設され
る。このリセット信号ＲＳの反対側の側面に隣接しかつ
互に平行してタイミングパルス信号ＴＰ３の信号線が配
設される。これらのメタル配線は窒化物層９で覆われて
外気から保護されている。
【００２５】前述したように、スタンバイ信号ＳＴＢお
よびリセット信号ＲＳは、ＣＰＵ５が動作中の期間は直
流的に一定電圧に固定されているから、タイミングパル
ス信号ＴＰ１の信号線は、タイミングパルス信号ＴＰ２
の信号線からはスタンバイ信号ＳＴＢの信号線によって
シールドされ、タイミングパルス信号ＴＰ３の信号線か
らはリセット信号ＳＴＢの信号線によってシールドされ
ことになる。
【００２６】ＣＰＵ５が動作中は、“１”レベルを維持
するリセット信号ＲＳと“０”レベルを維持するスタン
バイ信号ＳＴＢとは、互に入れ換えて配置しても同様な
効果を得ることが出来る。
【００２７】配線面積は、回路機能としてもともと配線
が必要なリセット信号およびスタンバイ信号ＳＴＢの信
号線を利用するものであるから、シールドのためだけに
配線する面積の増加は少なく、また接続に必要な最小単
位のコタクトホールを用いるので、電源配線を利用する
場合のように配線抵抗を最小限に抑えるためにコンタク
ト面積を広くとる必要もない。
【００２８】したがって、前述した従来列における固定
された直流電位の電源配線によってシールドを行うとき
と同様なシールド効果を、回路機能として必要なスタン
バイ信号およびリセット信号を利用するので配線面積の
増加を低く抑えて達成することが出来る。
【００２９】第２の実施の形態の主要部を模式的な平面
図で示した図６（ａ）およびその切断線Ｂ−Ｂ部分にお
ける模式的な断面図を示した図６（ｂ）を参照すると、
シリコン基板７上に形成された酸化膜の表面に第１層，
第２層，第３層の各メタル配線で上下方向に層別に形成
されるタイミングパルス信号配線ＴＰ１，ＴＰ２とリセ
ット信号ＲＳとからなる３本の信号線がそれぞれ所定の
上下間隔で互に平行して配設されている。
【００３０】すなわち、タイミングパルス信号ＴＰ１の
信号線が形成されたメタル層の上に酸化物層８で絶縁さ
れて第２のメタル層によるリセット信号ＲＳの信号線が
形成され、さらにその上に酸化物層１０で絶縁されて第
３のメタル層によるタイミングパルス信号ＴＰ２が形成
されている。その信号線ＴＰ２は窒化物層９で保護され
ている。
【００３１】第１の実施の形態が同一メタル層で形成さ
れた５本の配線を用いて水平方向に隣接かつ平行して配
線されていたが、本実施の形態例では異なるメタル層で
形成された３本の配線を用いて垂直方向に隣接かつ平行
して配線されたことが相違する。このように配設するこ
とによって、集積回路が多層配線を使用しているとき
は、クロックスキューは信号線の側面方向の容量変化の
みならず上下方向の容量変化によっても影響を受ける。
【００３２】そこで、タイミングパルス信号ＴＰ１とＴ
Ｐ２との間にリセット信号ＲＳの配線を配設することに
よりシールド効果をもたせクロックスキューを低減した
ものである。
【００３３】この例の場合も前述したように、スタンバ
イ信号ＳＴＢおよびリセット信号ＲＳは、ＣＰＵ５が動
作中の期間はそれぞれ“０”レベルおよび“１”レベル
のように、直流的に一定電圧に固定されているから、タ
イミングパルス信号ＴＰ１の信号線は、タイミングパル
ス信号ＴＰ２の信号線からはリセット信号ＲＳの信号線
によってシールドされることになる。
【００３４】配線面積は、回路機能としてもともと配線
が必要なリセット信号およびスタンバイ信号ＳＴＢの信
号線を利用するものでありかつ上下方向の多層配線を用
いるものであるからシールドのためだけに配線する面積
の増加は少ない。
【００３５】したがって、前述した従来例における固定
された直流電位の電源配線によってシールドを行うとき
と同様なシールド効果を、回路機能として必要なリセッ
ト信号を利用するので配線面積の増加を低く抑えて、達
成することが出来る。
【００３６】上述した第１および第２の実施の形態にお
いては、リセット信号およびスタンバイ信号をシールド
のために用いたが、これに限定されるものではなく、内
部回路が定常動作状態時に直流的に一定電位を維持する
信号線であれば同様に適用出来る。
【００３７】
【発明の効果】以上説明したように、本発明の集積回路
チップは、シリコン基板上に形成された酸化物層の表面
に同一層のメタル配線で形成される複数のタイミングパ
ルス信号の各配線の間に、例えばスタンバイ信号とリセ
ット信号とからなる複数本の信号線がそれぞれ所定の間
隔で互に平行して配設されるか、またはタイミングパル
ス信号の信号線が形成されたメタル層の上に酸化物層で
絶縁されて第２のメタル層によるリセット信号の信号線
が形成され、さらにその上に酸化物層で絶縁されて第３
のメタル層によるタイミングパルス信号が形成されてい
ることと、ＣＰＵが動作中の期間はスタンバイ信号は
“０”レベルに、リセット信号は“１”レベルにそれぞ
れ直流的に一定電圧に固定されていることから、タイミ
ングパルス信号の信号線はスタンバイ信号またはリセッ
ト信号の信号線によってシールドされることになり、そ
の配線面積も、回路機能としてもともと配線が必要なリ
セット信号およびスタンバイ信号の信号線を利用するも
のであるからシールドのためだけに配線する面積の増加
は少なく、また接続に必要な最小単位のコタクトホール
を用いるので電源配線を利用する場合のように配線抵抗
を最小限に抑えるためのコンタクト面積を広くとる必要
がなくなり、チップコストの低減に寄与する。
【図面の簡単な説明】
【図１】本発明の半導体集積回路チップの主要部の構成
図である。
【図２】リセット信号が供給されてからＣＰＵが動作開
始をするまでのリセット信号とタイミングパルス信号と
スタンバイ信号との位相関係を示すタイミングチャート
である。
【図３】ＣＰＵ５がスタンバイ状態にあるときのタイミ
ングチャートである。
【図４】ＣＰＵ５が動作状態にあるときのタイミングチ
ャートである。
【図５】（ａ）タイミングパルス信号をシールドしたと
きの配線配設例の主要部を模式的に示した平面図であ
る。 （ｂ）その切断線Ａ−Ａにおける模式的な断面図であ
る。
【図６】（ａ）第２の実施の形態の主要部を模式的に示
した平面図である。 （ｂ）その切断線Ｂ−Ｂ部分における模式的な断面図で
ある。
【図７】従来の半導体集積回路チップの主要部の模式的
な平面図である。
【符号の説明】
１ リセット信号入力端子 ２ クロック信号入力端子 ３ スタンバイ制御信号入力端子 ４ クロック信号発生回路 ５ 中央演算処理部（ＣＰＵ） ６ スタンバイ制御回路 ７ シリコン基板 ８，１０ 酸化物層 ９ 窒化物層 ＴＰ１，ＴＰ２，ＴＰ３ タイミングパルス信号 ＲＳ リセット信号 ＳＴＢ スタンバイ信号
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０３Ｋ 19/0175 Ｈ０３Ｋ 19/00 １０１Ｎ

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】 半導体集積回路チップにおいて、クロッ
    クスキューが生じる少くとも１つの信号線とこの信号線
    が接続される内部回路が定常動作中は一定電位に固定さ
    れる他の信号線とを有し、前記信号線の上下左右の表面
    のうち少なくとも一方面側に隣接しかつ平行に前記他の
    信号線を配設することを特徴とする半導体集積回路チッ
    プ。
  2. 【請求項２】 シリコン基板上に形成された酸化膜の表
    面に同一層のメタル配線で配設されかつ前記クロックス
    キューが生じる第１、第２および第３のタイミングパル
    ス信号線と前記内部回路が動作中はハイレベルを維持す
    る第１の制御信号線と前記動作中はロウレベルを維持す
    る第２の制御信号線とを有し、前記第１のタイミングパ
    ルス信号線の一方の側面に隣接しかつ平行して前記第２
    の制御信号線が配設され、この第２の制御信号線の反対
    側の側面に隣接しかつ互に平行して前記第２のタイミン
    グパルス信号線が配設され、前記第１のタイミングパル
    ス信号線の他方の側面に隣接しかつ互に平行して前記第
    １の制御信号線が配設され、この第１の制御信号線の反
    対側の側面に隣接しかつ互に平行して前記第３のタイミ
    ングパルス信号線が配設される請求項１記載の半導体集
    積回路チップ。
  3. 【請求項３】 前記第１の制御信号線と前記第２の制御
    信号線との配設位置を互に入れ換えて配設する請求項２
    記載の半導体集積回路チップ。
  4. 【請求項４】 シリコン基板上に形成された酸化膜の表
    面に第１のメタル層による前記第１のタイミングパルス
    信号線が配設され、この金属層の上に前記酸化物で絶縁
    されて第２のメタル層による前記第１の制御信号線が配
    設され、さらにその上に前記酸化物層で絶縁されて第３
    のメタル層による第２のタイミングパルス信号線が配設
    される請求項１記載の半導体集積回路チップ。
  5. 【請求項５】 前記内部回路が動作中はハイレベルを維
    持する前記第１の制御信号線に代えて前記動作中はロウ
    レベルを維持する前記第２の制御信号線を配設する請求
    項４記載の半導体集積回路チップ。
JP8013863A 1996-01-30 1996-01-30 半導体集積回路チップ Expired - Lifetime JP2921463B2 (ja)

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