JP2021506054A - メモリ書き込み補助のための容量構造 - Google Patents

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Abstract

書き込み補助回路（１０６）は、書き込み動作中にメモリデバイスの論理状態を変更する際に、メモリセル（１０１）等のメモリデバイス（１００）に印加される電圧を容易に増加させる。書き込み補助回路は、電圧を選択的に印加することができる一対のビット線（１１３，１１４）のうち一方に接続された第１容量線構造（１１５）に加えて、第２容量線構造（１１６）又は「金属キャップ」を含む。容量線構造は、書き込み補助の向上をメモリデバイスに提供する。第２容量線は、構造的に第２方向に存在し、いくつかの実施態様では、第１容量線に対して集積回路の第２金属層内に形成される。追加の容量線は、書き込み動作中に対応するビット線を負に選択的に駆動することによって、負のビット線補助を提供する。【選択図】図３

Description

ビット線は、メモリセル書き込みドライバをメモリセルに接続する導電線又はトレースである。スタティックリードアクセスメモリ（ＳＲＡＭ）及び他のメモリでは、従来の負のビット線書き込み補助（ＮＢＷＡ）回路は、プルダウン電圧を使用して、１つのビット線の書き込みドライバに負の電圧供給又は負の接地基準を提供する。このような技術は、最初に１の値を記憶しているメモリセルに０の値を書き込み、２回目に０の値を書き込む際に有用である。従来のＮＢＷＡ回路は、接地基準を提供するように構成されたバイアスコンデンサを含むことが多い。しかしながら、このようなバイアスコンデンサは、かなりのスペースを消費し、集積回路上のフロアプランスペースが限られているため、このような従来のバイアスコンデンサを介して十分な容量を提供することが実現不可能であることが多い。
添付の図面を参照することによって、本開示をより良く理解することができ、この多くの特徴及び利点が当業者に明らかになる。異なる図面において同じ符号を使用する場合、類似又は同一のアイテムを示す。
いくつかの実施形態による、容量構造及びメモリセルのアレイのブロック図である。 いくつかの実施形態による、容量構造をメモリセルに接続する際の電圧の図である。 いくつかの実施形態による、メモリセルの容量構造の二次元アレイのブロック図である。 いくつかの実施形態による、図１の線１−１に沿った断面図のブロック図である。 いくつかの実施形態による、メモリセルの容量構造を使用する方法のフローチャートである。
メモリ要件がますます増大していることにより、多数のメモリセルが集積回路（ＩＣ）又はシステムオンチップ（ＳＯＣ）上に配置されるようになった。メモリデバイスは、シリコン内で列及び行に配置されたメモリセルのアレイを含む。便宜上、メモリセルの物理列は、メモリセルの論理列にグループ化されることが多い。列回路及び行回路によって、個々のメモリセルへのアクセスが容易になる。メモリセルの列又はメモリセルの行は、一連のデータビットを表す。これらのメモリセルは、１ビット以上の情報を記憶するように構成された構造を含む。メモリセルは、本明細書ではビットセルとも呼ばれる。このようなメモリデバイスによって実現された多くのメモリアーキテクチャは、ビット線ペア（すなわち、ビット線（ＢＬ）及びその相補ビット線（／ＢＬ））を使用して、メモリセルのセット（すなわち、列）の各々をビット線ペア間で並列に電気的に接続することにより、メモリセルの内容の読み出し及び書き込みを行う。書き込みドライバは、ビット線ペアの対応するビット線間に電圧を印加して、対応する値をメモリセルに書き込む。書き込みドライバに追加容量を提供するために、本明細書でさらに説明するように、追加の容量線又は「キャップ」線がメモリアーキテクチャに追加される。いくつかの実施形態によれば、第２キャップ線は、第１キャップ線に実質的に直交する。
追加のキャップ線は、メモリアーキテクチャ及びメモリ回路に利点を提供する。大規模なＩＣ及びＳＯＣでは、様々な理由のために一部のメモリセルが他のメモリセルよりも弱く、書き込みが困難であるため、加工されたシリコンウェーハ上のメモリセル間で「書き込み性（writeability）」の統計的ばらつきが比較的大きくなる。メモリセルの書き込みが困難である場合、ビット線ペアに対して通常の電圧Ｖｄｄを印加しても、メモリセルの書き込みに失敗する場合がある。低電源電圧は、この問題を悪化させる可能性がある。メモリセルへの書き込み能力は、印加電圧をグラウンド電位より低くブーストすること、すなわち、ビット線ペアに対して印加される電圧を負にブーストすることによって改善される。説明するメモリアーキテクチャでは、負のブーストを改善するために、１つ以上の追加のキャップ線又はキャップ線構造が、ビット線及びその相補ビット線の一方又は両方に接続される。書き込みドライバは、書き込み動作中に、追加のキャップ線構造から容量ブーストを選択的に適用する。追加のキャップをビット線に適用することについて言及することもできるが、書き込み動作中に、キャップが、書き込みデータ線に適用されることが多い。その理由は、ビット線がメモリセルに接続されるのと同時に、書き込みデータ線もメモリセルに電気的に接続されることが多いためである。
図１は、いくつかの実施形態による、容量構造及びメモリセルのアレイのブロック図である。メモリデバイス１００は、メモリセル１０１の列及び行を含む。いくつかの実施形態によれば、メモリデバイス１００は、集積回路（ＩＣ）ダイ上に実装される。すなわち、いくつかの実施形態によれば、メモリデバイス１００は、ＩＣダイ１２１の一部である。様々な実施形態では、メモリセル１０１は、電界効果トランジスタ（ＦＥＴ）を用いて実装されたスタティックランダムアクセスメモリ（ＳＲＡＭ）セル、コンデンサを用いて実装されたダイナミックスタティックランダムアクセスメモリ（ＤＲＡＭ）セル、又は、当技術分野において知られている他のタイプのメモリセルのうち１つ以上として実装される。
メモリセル１０１の各々は、ビット線１０２及びワード線１０３によってアクセスされる。二段階の読み出し又は書き込み動作では、メモリセル１０１の行は、書き込み動作毎に、先ず、ワード線ドライバ１０４によって各ワード線１０３を介して活性化され、次に、ビット線書き込みドライバ１０６によってビット線１０２を介して活性化される。いくつかの実施形態では、各メモリセル１０１は、読み出し動作の一部として、ビット線検知回路１０５によってアクセスされる。説明を簡単にするために、メモリセル１０１の各列に対して単一のビット線１０２が示されている。コールアウト１１１に示したように、各ビット線１０２は、本明細書でさらに説明するように、実際にはビット線ペア（すなわち、ビット線１１３（第１ビット線）及び相補ビット線１１４（第２ビット線））である。ワード線ドライバ１０４は、ワード線１０３を介した特定の動作のためにメモリセル１０１の１つの行を選択的に活性化するように構成されている。活性化されたビット線１０２は、活性化された行内のメモリセル１０１にのみアクセスすることができる。その理由は、書き込み動作について一度に活性化されるのは１つの行のみであるためである。ビット線１０２及びワード線１０３の各々は、ビット線書き込みドライバ１０６とワード線ドライバ１０４との間に低抵抗経路を提供するように構成された導電線又はトレースである。
コールアウト１１１には、メモリセル１０１及び容量構造のさらなる詳細が示されている。第１ビット線１１３は「ＢＬ」とラベル付けされており、第２ビット線１１４は「／ＢＬ」とラベル付けされている。第２ビット線１１４は、第１ビット線１１３の相補ビット線である。「ＣＡＰ１」とラベル付けされた第１容量線構造１１５は、メモリセル１１２の第１側において第１ビット線１１３及び「ＷＤ１」とラベル付けされた第１書き込みデータ（ＷＤ１）線１１７と平行に位置している。「ＣＡＰ２」とラベル付けされた第２容量線構造１１６は、メモリセル１１２の第２側において第２書き込みデータ（ＷＤ２）線１１８と平行に位置している。ワード線１０３は「ＷＬ」とラベル付けされている。ＷＤ２線１１８は、メモリセル１１２の第３側に位置している。いくつかの実施形態によれば、図１に示すように、第２容量線構造１１６は、導電性ビア１２０によって第１容量線構造１１５に接続されている。ビア１２０は、導電性材料で構成されており、第１（列）容量線構造１１５と第２（行）容量線構造１１６との間に低抵抗経路を提供するように構成されている。
コールアウト１１１では、第１ビット線１１３が第１容量線構造１１５とメモリセル１１２との間に存在するが、他の実施形態では、第１容量線構造１１５は、第１ビット線１１３とメモリセル１１２の第１側との間で延在する。さらに他の実施形態では、第１容量線構造１１５は、第２ビット線１１４と平行に延在する。いくつかの実施形態によれば、第１容量線構造１１５は、メモリデバイス１００内のメモリセル１０１の列毎に設けられ、第２容量線構造１１６は、メモリデバイス１００内のワード線１０３毎に設けられる。このような実施形態では、各メモリセル１１２に一対のキャップ線１１５，１１６が設けられる。
いくつかの実施形態によれば、書き込み動作において、ワード線１０３が、メモリ書き込み電圧源を用いて活性化され、次に、ビット線１１３又は相補ビット線１１４をメモリ書き込み電圧源に接続するビット線書き込みドライバ１０６を有することによって、第１ビット線１１３及び第２ビット線１１４が活性化される。いくつかの実施形態によれば、この書き込み動作中、ワード線１０３は、メモリ書き込み電圧から切断される。次に、第１容量線構造１１５又は第２容量線構造１１６は、結合トランジスタ１１９等を介して第１ビット線１１３又は相補ビット線１１４の何れかに接続され、容量結合又は容量ブーストをメモリセル１１２に提供する。ビット線書き込みドライバ１０６は、結合トランジスタ１１９を活性化することによって容量結合を実行する。いくつかの実施形態によれば、結合トランジスタ１１９は、ビット線書き込みドライバ１０６のコンポーネントであるが、代替的には、書き込みデータ線ドライバ１０４のコンポーネントである。コールアウト１１１では、活性化されると、ビット線書き込み補助が、第１容量線構造１１５と第２容量線構造１１６との組み合わせを含む構造によって提供される。
いくつかの実施形態によれば、ビット線書き込みドライバ１０６は、第１容量線構造１１５に接続されたチャージポンプ（図示省略）を含む。チャージポンプは、負の電圧を生成し、第１容量線構造１１５に対して所定の電圧レベルを継続的に維持する。書き込み動作の段階中、ビット線書き込みドライバ１０６は、制御信号を提供する。この制御信号により、ビット線１１３，１１４の一方が、最初に接地又は他の所定の基準電圧に引き込まれ、次に、メモリセル１１２に負のビット線書き込み補助を提供する場合に相対的に負の電圧（例えば、負の１５０ミリボルト（ｍＶ））に引き込まれる。
負のビット線書き込み補助は、例えば、メモリセル１１２がＨＩＧＨの値を保持している場合に、書き込み動作においてＬＯＷの値を書き込むときに使用される。例えば、メモリセル１１２に書き込む場合、論理レベルＨＩＧＨは、例えば、限定されるものではないが、０．５〜１ボルト、０．７〜１．２ボルト、１〜２ボルト、１〜３ボルト、３〜１５ボルト、又は、他の電圧若しくは他の信号レベルの電圧の範囲のうち何れかに対応する。論理レベルＬＯＷは、例えば、限定されるものではないが、０〜０．５ボルト、−０．１〜０．４ボルト、−１．５〜０ボルト、又は、他の電圧若しくは他の信号レベルの範囲の電圧のうち何れかに対応する。一般に、いくつかの実施形態によれば、ビット線１１３，１１４のうち一方は、負のビット線書き込み補助を容易にするために、第１容量線構造１１５に接続される。第２容量線構造１１６は、メモリセル１１２への書き込み動作中に電荷を蓄積するための容量を増加させる。
他の実施形態によれば、メモリセル１１２がＤＲＡＭ型のメモリセルである場合、第１容量線構造１１５に接続された第２容量線構造１１６の増加した容量は、当業者に知られているように、メモリセル１１２が「１」の値で充電される場合に負の電荷を吸収するのを補助する。書き込み動作中、結合トランジスタ１１９の活性化は、メモリセル１１２を、第１容量線構造１１５と第２容量線構造１１６との組み合わせに寄生的に露出させ、第１容量線構造１１５のみを使用する場合と比較して、メモリセル１１２から蓄積電荷をより効果的に放電する。その後、ビット線書き込みドライバ１０６は、ビット線１１３，１１４の一方に書き込み電圧を印加する。したがって、その後に印加される書き込み電圧は、メモリセル１１２に記憶された値を正常に変化させる可能性が高くなる。
第１容量線構造１１５は、メモリデバイス１００のための容量線構造の一例である。このメモリデバイスは、ＩＣダイの１つ以上の金属層に実装された１つ以上の金属線又はトレースを含み、メモリデバイス１００のＩＣダイ１２１は、当技術分野で知られているように、絶縁層が介在する複数の金属層を用いて製造され、金属層及び絶縁層は、メモリデバイス１００の各種のデバイス層である。図１において、いくつかの実施形態によれば、第１容量線構造１１５は第１金属層内にあり、第２容量線構造１１６はメモリデバイス１００の第２金属層内にある。さらに、第１容量線構造１１５は、ＩＣダイ１２１内で第１配向又は第１方向にあり、第２容量線構造１１６は、メモリデバイス１００内で異なる第２配向又は第２方向にある。メモリデバイス１００内の空間が貴重である場合、利用可能な容量は、列及び行の容量線構造１１５，１１６を電気的に接続することによって高められ、その結果、従来のメモリ構造に見られるものよりも大きい全体的な容量構造を形成する。特に、容量線構造１１５，１１６から形成された容量構造によって提供される容量は、容量線構造１１５，１１６及び書き込みデータ線１１７，１１８の各々の全長、幅及び厚さの関数である。いくつかの実施形態では、第１ビット線１１３を第１容量線構造１１５に容量結合し、この第１容量線構造をビア１２０によって第２容量線構造１１６に接続することによって、メモリデバイス１００の容量性挙動が従来のメモリ構造を超えて強化される。
容量線構造１１５，１１６等の１つ以上の容量線構造上に存在する容量は、メモリセル１１２を動作させることができる最大周波数を少なくとも部分的に決定する。いくつかの実施形態によれば、第１容量線構造１１５と第２容量線構造１１６との組み合わせにおけるより高い容量は、より高い抵抗−容量（ＲＣ）時定数に対応し、これは、１つ以上のビット線１１３，１１４の充電及び放電時間がより遅いことに対応する。その結果、全体の利用可能な容量は、データビットがビット線１１３，１１４を介してメモリセル１１２に伝達される周波数を定め、それによってメモリセル１１２の書き込みサイクルの動作速度が定まる。したがって、容量線構造１１５，１１６は、メモリセル１１２を有するメモリデバイス１００等のようにメモリセルを有するメモリデバイスの書き込み動作の効率及び有効性を高める特定の特性を有するように設計及び製造される。
図２は、いくつかの実施形態による、容量構造をメモリセルに接続する際の電圧の図２００である。書き込み動作中、書き込み信号（ＷＲＩＴＥ）は、第１値２０１から第２値２０２に変化する。書き込み動作において、ワード線が活性化され、次にビット線及びその相補ビット線が活性化される。いくつかの実施形態によれば、この書き込み動作中に、ビット線書き込みドライバは、第１容量線構造をビット線に接続して、第１容量ブースト、すなわち第１の負のビット線書き込み補助をメモリセルに提供し、次に、第２容量線構造をビット線に接続して第２の容量ブーストを提供することによって、二段階の容量ブーストを実行する。他の実施形態では、書き込み動作中に、第１容量線構造及び第２容量線構造の両方が電気的に接続され、次に、指定された時間にビット線に接続される。
二段階の容量ブーストを適用すると、メモリセルにおけるバイアス容量電圧（ＢＩＡＳ＿ＣＡＰ＿ＯＵＴ）は、第１容量値２０３から第２容量値２０４になる。ビット線書き込みドライバは、例えば、第１結合トランジスタを活性化することによって第１容量結合を実行する。さらなる実施形態によれば、書き込み動作中、ビット線書き込みドライバは、第２容量線構造をビット線に接続して、第２容量ブースト、すなわち第２の負のビット線書き込み補助をメモリセルに提供する。メモリセルにおけるバイアス容量電圧は、第２容量値２０４から第３容量値２０５になる。図２では、値をメモリセルに書き込むことに加えて、さらにはその後に、容量ブーストが行われる。
図３は、いくつかの実施形態による、メモリセルの容量構造の二次元アレイを含む回路３００のブロック図である。回路３００は、０〜Ｎ−１の番号が付けられた行及び垂直列０〜Ｍ−１に配置されたメモリセルの容量線構造の二次元アレイを含む。行毎に、（例えば、行［０］内の）第１方向に延在する第１容量線構造は、ビアによって（例えば、列［０］内の）第２容量線構造に電気的に接続される。説明を明確にするために、メモリセルが省略されているが、ビット線及び容量線構造が示されており、当技術分野で知られているように、例えば、図１のコールアウト１１１及び図２において示したようにメモリセル又はビットセルに接続される。第１列［０］は、ワード線及び利用可能な容量構造の列に接続されたメモリセルの第１列に対応する。動作において、ワード線ドライバは、ワード線の行［０］〜［Ｍ−１］に接続され、行選択コンポーネントが行選択信号を受信したことに基づいて、書き込み動作のためのメモリセルの１つの行を識別するように構成されている。さらに、ビット線書き込みドライバは、ワード線の列に接続され、列選択コンポーネントが列選択信号を受信したことに基づいて、書き込み動作のためのメモリセルの１つの列を識別するように構成されている。次に、ビット線書き込みドライバは、本明細書でさらに説明するように、書き込み動作のために容量線構造を利用することができる。
（ＷＤＴ［０］及びＷＤＣ［０］とラベル付けされた）第１行［０］の書き込みデータ線３０２及び書き込みデータ線３０３は、「容量」とラベル付けされた第１容量線構造３０４によって分けられる。他の実施形態では、第１容量線構造３０４は、第１書き込みデータ線ＷＤＴ３０２、第１相補書き込みデータ線ＷＤＣ３０３、又は、第１書き込みデータ線ＷＤＴ３０２及び第１相補書き込みデータ線ＷＤＣ３０３の両方の付近に配置される。（ＷＤＴ［１］及びＷＤＣ［１］とラベル付けされた）第２行［１］の書き込みデータ線３１２及び書き込みデータ線３１３は、第１容量線構造３１４によって分けられる。他の実施形態では、第２行［１］の第１容量線構造３１４は、第２書き込みデータ線ＷＤＴ３１２、第２相補書き込みデータ線ＷＤＣ３１３、又は、第２書き込みデータ線ＷＤＴ３１２と第２相補書き込みデータ線ＷＤＣ３１３の両方の付近に配置される。（ＷＤＴ［Ｎ−１］及びＷＤＣ［Ｎ−１］とラベル付けされた）第３行［Ｎ−１］の書き込みデータ線３２２及び書き込みデータ線３２３は、第１容量線構造３２４によって分けられる。他の実施形態では、第３行の第１容量線構造３２４は、第３書き込みデータ線ＷＤＴ３２２、第３相補書き込みデータ線ＷＤＣ３２３、又は、第３書き込みデータ線ＷＤＴ３２２及び第３相補書き込みデータ線ＷＤＣ３２３の両方の付近に配置される。第３行は、Ｎ番目の行を表す。これは、任意の数の行のメモリセルが、図３の回路３００等の回路に配置されることを示す。
第１書き込みデータ線３０２，３０３と交差するのは、第１垂直列［０］の書き込みデータ線３３２，３３３及び第１列の第２容量線構造３３４である。書き込みデータ線及び第２容量線構造の行０、１及びＭ−１等の任意の数の列は、第１書き込みデータ線３０２，３０３、第２書き込みデータ線３１２，３１３、第３書き込みデータ線３２２，３２３、及び、対応する第１容量線構造３０４，３１４，３２４の各々と交差してもよく、必要に応じて接続してもよい。例えば、第２列［１］において、書き込みデータ線３４２，３４３及び容量線構造３４４が、（１）第１書き込みデータ線３０２，３０３及び第１容量線構造３０４、（２）第２書き込みデータ線３１２，３１３及び第２容量線構造３１４、並びに、（３）第３書き込みデータ線３２２，３２３及び第３容量線構造３２４と交差する。
回路３００では、書き込みデータ線３３２，３３３の第１セットは、書き込みデータ線３１２，３１３の第２セット及び書き込みデータ線３２２，３２３の第３セットとそれぞれ交差するが、これらの第２書き込みデータ線及び第３書き込みデータ線には電気的に接続しない。その代わりに、書き込みデータ線３０２，３０３の第１行のみが、ビア３０５，３０７によって書き込みデータ線３３２，３３３の第１セットに電気的に接続される。同様に、第１列［０］の第２容量線構造３３４は、第２容量線構造３１４及び第３容量線構造３２４に電気的に接続しない。その代わりに、第１容量線構造３０４のみが、ビア３０６によって第１の垂直の「第２」容量線構造３３４に電気的に接続され、これにより、書き込みデータ線３３２，３３３に対して増加した容量を提供する。この同じスキームが、ビア３１５，３１６，３１７によって、書き込みデータ線３４２，３４３の第２セット及び第２容量線構造３４４に適用される。この場合、第２列［１］のこれらの構造は、構造３１２〜３１４の第２行の各構造にのみ接続され、構造の他の列とは電気的接続を伴わずに交差する。このスキームは、最後の列の書き込みデータ線３５２，３５３及び第２容量線構造３５４まで繰り返される。この場合、最後の列［Ｍ−１］のこれらの構造は、ビア３２５，３２６，３２７によって最後の行［Ｎ−１］の構造３２２〜３２４の各構造にのみ接続され、他の列の構造とは電気的接続を伴わずに交差する。ビアの１つのセットのみが、図３の左下から右上までの対角線に沿って各行／列の組み合わせにおける線に適用される。要約すると、図示した実施形態によれば、１つの列の構造のセットは、１つの行の構造のセットにのみ電気的に接続される。いくつかの実施形態によれば、列の電気的構造は、行の電気的構造とは異なる層に形成される。
図３では、第１容量線構造３０４，３１４，３２４は、回路３００の第１方向に沿った実質的に全ての第１長さに延在し、第２容量線構造３３４，３４４，３５４は、回路３００の第２方向に沿った実質的に全ての第２長さに延在する。複数の行０〜Ｍ−１の複数の第２容量構造３３４，３４４，３５４は、書き込みデータ線コントローラ（図示省略）及びビット線書き込みコントローラ（図示省略）によって活性化されると、書き込みデータ線３０２，３０３，３１２，３１３，３２３，３２４及び書き込みデータ線３３２，３３３，３４２，３４３，３５２，３５３に接続された各メモリセルのうち１つ以上に対して、回路３００に対する増加容量を提供する。動作において、いくつかの実施形態によれば、メモリセルが活性化されると、容量ブーストがオンになった場合に全ての列に容量ブーストが適用される。他の実施形態によれば、容量ブーストは、書き込みデータ線３３２，３３３の第１セット等の単一の列に適用される。
書き込みデータ線３３２，３４２，３５２は、書き込みデータ線３０２，３１２，３２２に対して第２方向（例えば、上から下、下から上、垂直方向）に配置される。同様に、相補書き込みデータ線３３３，３４３，３５３は、相補書き込みデータ線３０３，３１３，３２３に対して第２方向（例えば、上から下、下から上、垂直方向）に配置される。さらに、第２容量線構造３３４，３４４，３５４は、第１方向（例えば、左から右、右から左、水平方向）に配置された第１容量線構造３０４，３１４，３２４に対して第２方向（例えば、上から下、下から上、垂直方向）に配置される。
いくつかの実施形態によれば、書き込みデータ線３３２，３４２，３５２、相補書き込みデータ線３３３，３４３，３５３及び第２容量線構造３３４，３４４，３５４は、図４に関してさらに説明するように、（ＷＤＴ）第２金属層（例えば、金属３（Ｍ３）、金属４（Ｍ４）、金属５（Ｍ５））等において実質的に同一平面の第２層に配置される。いくつかの実施形態によれば、第２容量線構造３３４，３４４，３５４は、第１容量線構造３０４，３１４，３２４に対して実質的に垂直又は直交して配置される。図３では、第２の容量線構造３３４，３４４，３５４が金属線として示されているが、他の実施形態では、第２容量線構造３３４，３４４，３５４は、当業者に知られているように、他の材料で生成され、別のタイプの層の一部である。線として示されているが、他の実施形態では、第２容量線構造３３４，３４４，３５４は、矩形プレート、正方形領域、螺旋トレース等を含む線以外の形状で形成され、配置される。例えば、いくつかの実施形態では、第２容量線構造３３４，３４４，３５４は、回路の複数の層に及ぶｎチャネルＭＯＳＦＥＴ又は金属−絶縁体−金属キャパシタ（ＭＩＭｃａｐ）の素子の配置と同様に、回路３００内の複数の金属層又は導電層に亘って配置される。
回路３００は、本開示の実施形態によるメモリデバイス３２１の書き込みデータ線及び容量線構造３０４，３１４，３２４，３３４，３４４，３５４等の容量構造を示す。一般に、回路３００を利用したメモリデバイスのアーキテクチャは、当技術分野において知られた他の構造を含んでもよい。例えば、図示されていないが、図３によるデバイスは、行又は書き込みデータドライバ、列又はビット線ドライバ、及び、メモリセルを含んでもよい。図３に示すように、メモリセル線は、行及び列に配置される。ここで、各列又は行は、ワード又はバイトとも呼ばれる一連のデータビットを表す。
容量線構造３０４，３１４，３２４の第１セットが、書き込みデータ線と平行に延在するように図３に示されているが、他の実施形態では、容量線構造の第１セットは、書き込みデータ線と平行な容量線構造の第２セットと同じ方向に形成される。すなわち、容量線構造３０４，３１４，３２４は、容量線構造３３４，３４４，３４５の第２セットと平行に位置する。さらに、容量線構造３０４，３１４，３２４は、いくつかの実施形態では、特定の回路３００の特定の設計及び用途に応じて、容量線構造３３４，３４４，３４５と同じ又は異なる金属層に形成される。
図４は、いくつかの実施形態による、図１の線１−１に沿った断面図のブロック図である。回路４００はベース層４０１を含み、このベース層上には他の回路層が製造される。金属層４０２，４０４，４０６，４０８，４１０は、絶縁層４０３，４０５，４０７，４０９と交互に配置されており、回路４００を形成する。５つの金属層が示されているが、任意の数の金属層及び絶縁層を共に製造して、トランジスタ、インバータ、ビア、容量線構造、及び、当業者に知られた他の素子を形成してもよい。メモリセル（図示省略）の構造は、下層４１１内、又は、第５金属層４１０の上面４１３よりも上の層に製造される。「ＣＡＰ１」とラベル付けされた第１容量線構造１１５は、第４金属層４０８内に製造される。ビット線１１３及び相補ビット線１１４も、第４金属層４０８内に製造される。ビア１２０は、第４絶縁層４０９内に製造されるか、この層を貫通して製造されるか、この層内及びこの層を貫通して製造される。「ＣＡＰ２」とラベル付けされた第２容量線構造１１６は、第５金属層４１０内に製造される。書き込みデータ線は、図４に示されていないが、第５金属層４１０内の第２容量線構造１１６と並行に位置し、回路４００の第５金属層４１０の第１端部４１２にて書き込みデータ線ドライバに接続される。図４に示すように、ビット線書き込み補助のための容量ブースト用の容量を追加することは、ビット線１１３及び相補ビット線１１４に接続されたメモリセルに対する容量ブーストを改善するために第２容量線構造１１６に電気的に接続された第１容量線構造１１５の組み合わせによって容易になる。
図５は、いくつかの実施形態による、容量構造を備えたビット線又は書き込みデータ線を使用してメモリデバイスのメモリセルを動作させる方法５００を示す図である。説明を簡単にするために、方法５００は、図１のメモリデバイス１００の例示的な実施形態を参照して説明される。ブロック５０１において、書き込みデータ線、ビット線、又は、書き込みデータ線とビット線との組み合わせに対してメモリ電圧を印加することによって、メモリセルに対して書き込み動作が実行される。ブロック５０２において、メモリ電圧がメモリセルから切断される。ブロック５０３において、第１容量線構造及び第２容量線構造が、ビット線１１３等のビット線に接続されるか、図１のＷＤ２ １１８等の書き込みデータ線に接続される。第１容量線構造は、例えば、層間ビアを介して第２容量線構造に接続される。第１容量線構造及び第２容量線構造は、負の書き込み補助電圧をメモリセルに提供する。
本明細書では、上、下、左、右、垂直及び水平が使用されているが、これらの方向を示す用語は、対応する図に示された方向を参照するための便宜上のものに過ぎず、必ずしも、重力又は地平線に対する参照等の固定基準フレームを参照しているとは限らない。特に明記しない限り、或るコンポーネントに関するこのような参照的な用語は、特に、特定の図面の他のコンポーネントを参照して或るコンポーネントを説明するという点で、他のコンポーネントを参照する場合にのみ使用される。メモリセルの列及びメモリセルの行は、対応する図に対して垂直方向又は水平方向に示されてもよい。同様に、メモリセルの行は、対応する図に対して水平方向又は垂直方向に示されてもよい。
上述したものに加えて、概要説明において説明した全てのアクティビティ又は要素が必要とされているわけではなく、特定のアクティビティ又はデバイスの一部が必要とされない場合があり、１つ以上のさらなるアクティビティが実行される場合があり、１つ以上のさらなる要素が含まれる場合があることに留意されたい。さらに、アクティビティが列挙された順序は、必ずしもそれらが実行される順序ではない。また、概念は、特定の実施形態を参照して説明された。しかしながら、当業者であれば、特許請求の範囲に記載されているような本発明の範囲から逸脱することなく、様々な変更及び変形を行うことができるのを理解するであろう。したがって、明細書及び図面は、限定的な意味ではなく例示的な意味で考慮されるべきであり、これらの変更形態の全ては、本発明の範囲内に含まれることが意図される。
利益、他の利点及び問題に対する解決手段を、特定の実施形態に関して上述した。しかし、利益、利点、問題に対する解決手段、及び、何かしらの利益、利点若しくは解決手段が発生又は顕在化する可能性のある特徴は、何れか若しくは全ての請求項に重要な、必須の、又は、不可欠な特徴と解釈されない。さらに、開示された発明は、本明細書の教示の利益を有する当業者には明らかな方法であって、異なっているが同様の方法で修正され実施され得ることから、上述した特定の実施形態は例示にすぎない。添付の特許請求の範囲に記載されている以外に本明細書に示されている構成又は設計の詳細については限定がない。したがって、上述した特定の実施形態は、変更又は修正されてもよく、かかる変更形態の全ては、開示された発明の範囲内にあると考えられることが明らかである。したがって、ここで要求される保護は、添付の特許請求の範囲に記載されている。

Claims (20)

  1. メモリセルのセットと、
    第１金属層の第１容量線構造であって、前記メモリセルのセットに接続された第１容量線構造と、
    第２金属層の第２容量線構造であって、前記メモリセルのセットに接続された第２容量線構造と、
    前記メモリセルのセットと、前記第１容量線構造及び前記第２容量線構造のうち少なくとも一方と、に接続されたビット線書き込みドライバであって、前記第１容量線構造及び前記第２容量線構造を前記メモリセルのセットのメモリセルに選択的に接続することによって、書き込み動作中に前記メモリセルのセットのうち少なくとも１つのメモリセルに書き込み補助電圧を印加するように構成されたビット線書き込みドライバと、を備える、
    メモリデバイス。
  2. 前記ビット線書き込みドライバは、前記第２容量線構造を前記メモリセルに接続する前に、前記第１容量線構造を前記メモリセルに接続する、
    請求項１のメモリデバイス。
  3. 前記第１金属層は、前記メモリデバイスにおいて前記第２金属層に隣接する金属層であり、前記第１金属層は、絶縁層によって前記第２金属層から分離されている、
    請求項１のメモリデバイス。
  4. 前記第１容量線構造は、前記第１金属層において第１方向に実質的に線状であり、前記第２容量線構造は、前記第２金属層において第２方向に実質的に線状であり、前記第２方向は前記第１方向と実質的に直交する、
    請求項１のメモリデバイス。
  5. 前記ビット線書き込みドライバは、前記書き込み動作中に、前記第１容量線構造及び前記第２容量線構造のうち１つ以上を、複数の物理ビット線のうち１つに容量結合するように構成されている、
    請求項１のメモリデバイス。
  6. 前記第１容量線構造を前記第２容量線構造に電気的に接続するビアであって、前記書き込み補助電圧を印加する場合に、前記書き込み動作中に前記第１容量線構造及び前記第２容量線構造を前記メモリセルのセットに容量結合するビアを備える、
    請求項１のメモリデバイス。
  7. 前記第１金属層内の第１ビット線及び第１相補ビット線であって、前記第１容量線構造又は前記第２容量線構造は、前記第１ビット線及び前記第１相補ビット線のうち一方に隣接して平行に位置する、第１ビット線及び第１相補ビット線を備える、
    請求項１のメモリデバイス。
  8. 前記第１金属層内の第２ビット線及び第２相補ビット線であって、前記第１容量線構造又は前記第２容量線構造は、前記第２ビット線及び前記第２相補ビット線のうち一方に隣接して平行に位置する、第２ビット線及び第２相補ビット線を備える、
    請求項７のメモリデバイス。
  9. ビット値を記憶するための構造を含むビットセルと、
    前記ビットセルに接続された第１ペアのビット線であって、第１金属層内の第１ペアのビット線と、
    一対の書き込みデータ（ＷＤ）線と、
    前記一対のＷＤ線のうち一方に隣接する第１容量線と、
    前記一対のＷＤ線のうち他方に隣接する第２容量線と、を備える、
    装置。
  10. 前記第１容量線は前記第１金属層内に位置し、前記一対のＷＤ線のうち少なくとも一方は第２金属層内に位置する、
    請求項９の装置。
  11. 前記第１金属層は、前記第２金属層に対して単一の絶縁層によって分離されている、
    請求項１０の装置。
  12. 前記第１容量線は、前記第２容量線と実質的に直交する、
    請求項９の装置。
  13. 前記第１容量線は、前記第２容量線の金属層とは異なる金属層内に位置する、
    請求項９の装置。
  14. 書き込みデータドライバであって、前記書き込みデータドライバに供給された信号の状態に応じて、前記第１ペアのビット線を駆動するために前記第１ペアのビット線に接続され、前記ビットセルへの書き込み補助動作のために前記第１容量線及び前記第２容量線を使用する、書き込みデータドライバを備える、
    請求項９の装置。
  15. 並列に配置された複数のビットセル列であって、前記複数のビットセル列のうち第１列内に前記ビットセルが存在する、複数のビットセル列と、
    列選択信号に応じて前記複数のビットセル列のうち１つを選択するように動作可能な列選択コンポーネントと、を備える、
    請求項９の装置。
  16. 前記第１容量線は、第１デバイス層において第１方向に実質的に線状であり、前記第２容量は、第２デバイス層において第２方向に実質的に線状であり、前記第２方向は前記第１方向と実質的に直交する、
    請求項９の装置。
  17. 前記第１容量線を前記第２容量線に電気的に接続する第１ビアと、
    前記第１ペアのビット線と、前記一対のＷＤ線と、第１容量線及び前記第２容量線のうち少なくとも一方と、に接続されたビット線書き込みドライバであって、負の書き込み補助動作中に前記第１ペアのビット線に負の電圧を印加する、ビット線書き込みドライバと、を備える、
    請求項９の装置。
  18. 集積回路ダイのメモリセルを動作させる方法であって、
    前記メモリセルに負の書き込み補助電圧を供給するために、第１方向に向く第１容量線及び第２方向に向く第２容量線を、前記メモリセルのビット線又は相補ビット線に同時に容量結合することを含む、
    方法。
  19. 前記メモリセルに負の書き込み補助電圧を供給するために、負の書き込み補助信号を供給することと、
    前記メモリセルに０又は１の値を書き込むことと、を含む、
    請求項１８の方法。
  20. 前記第１容量線及び前記第２容量線を前記ビット線又は前記相補ビット線に同時に容量結合する前に、前記メモリセルを書き込みドライバから切断することを含む、
    請求項１８の方法。
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