JPH0515324B2 - - Google Patents
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- Publication number
- JPH0515324B2 JPH0515324B2 JP59190925A JP19092584A JPH0515324B2 JP H0515324 B2 JPH0515324 B2 JP H0515324B2 JP 59190925 A JP59190925 A JP 59190925A JP 19092584 A JP19092584 A JP 19092584A JP H0515324 B2 JPH0515324 B2 JP H0515324B2
- Authority
- JP
- Japan
- Prior art keywords
- switch
- integrated circuit
- wiring
- matrix
- switch cell
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 239000011159 matrix material Substances 0.000 claims description 21
- 239000000872 buffer Substances 0.000 claims description 6
- 238000010586 diagram Methods 0.000 description 3
- 230000007423 decrease Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000004891 communication Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/16—Modifications for eliminating interference voltages or currents
Landscapes
- Semiconductor Memories (AREA)
- Electronic Switches (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、マトリクス・スイツチの集積回路に
関するものである。
関するものである。
近年、電子装置あるいは光通信装置等に用いら
れている信号切替スイツチは小形、高速化が要求
されており、ことにマトリクス状に配置されたス
イツチセルは、配線の交叉が多くなることにより
交叉容量が大きくなり、高速化を妨害すると共
に、インピーダンスの不整合により信号のクロス
トークが生じる。このため配線の交叉個数を減少
して高速化した信号切替スイツチの開発が強く要
望されている。
れている信号切替スイツチは小形、高速化が要求
されており、ことにマトリクス状に配置されたス
イツチセルは、配線の交叉が多くなることにより
交叉容量が大きくなり、高速化を妨害すると共
に、インピーダンスの不整合により信号のクロス
トークが生じる。このため配線の交叉個数を減少
して高速化した信号切替スイツチの開発が強く要
望されている。
従来のマトリクス・スイツチ集積回路の集積回
路上での配置を第２図に示す。第２図において、
１，１〜１，ｎ、２，１〜２ｎおよびｎ，１〜
ｎ，ｎはスイツチセルである。なお、A12，A22
〜A1o，A2o等は出力線と入力線との交叉点であ
り、例えばA12は出力線１と入力線２との交叉
点、またA1oは出力線１と入力線ｎとの交叉点で
ある。更に、V1〜Vnは信号源、Roは信号源抵
抗、Ronはスイツチセル１，１〜１，ｎ、２，１
〜２，ｎおよびｎ，１〜ｎ，ｎのスイツチセルオ
ン抵抗である。そして３−１〜３−ｎは出力バツ
フアである。
路上での配置を第２図に示す。第２図において、
１，１〜１，ｎ、２，１〜２ｎおよびｎ，１〜
ｎ，ｎはスイツチセルである。なお、A12，A22
〜A1o，A2o等は出力線と入力線との交叉点であ
り、例えばA12は出力線１と入力線２との交叉
点、またA1oは出力線１と入力線ｎとの交叉点で
ある。更に、V1〜Vnは信号源、Roは信号源抵
抗、Ronはスイツチセル１，１〜１，ｎ、２，１
〜２，ｎおよびｎ，１〜ｎ，ｎのスイツチセルオ
ン抵抗である。そして３−１〜３−ｎは出力バツ
フアである。
一般にｎ行×ｎ列のマトリクス・スイツチは、
マトリクス状にｎ×ｎ個のスイツチセルを配置し
ているが、この場合の配線交叉容量のできる個数
Ｘは、 Ｘ＝（ｎ−１）2 ……(1) 尚、例えばスイツチセル２，１がオンとなつた
際の交叉点A12における等価的な信号線インピー
ダンスRxは Rx＝Ro＋Ron ……(2) 又、各出力線の漏れ信号Sxは、 Sx＝（Ro＋Rin・ｐ＋Ron）／〔（Ro ＋Rin・ｐ＋Ron）2−（ω・２（ｎ−１） ・（Cpc）-2〕 ……(3) で与えられる。
マトリクス状にｎ×ｎ個のスイツチセルを配置し
ているが、この場合の配線交叉容量のできる個数
Ｘは、 Ｘ＝（ｎ−１）2 ……(1) 尚、例えばスイツチセル２，１がオンとなつた
際の交叉点A12における等価的な信号線インピー
ダンスRxは Rx＝Ro＋Ron ……(2) 又、各出力線の漏れ信号Sxは、 Sx＝（Ro＋Rin・ｐ＋Ron）／〔（Ro ＋Rin・ｐ＋Ron）2−（ω・２（ｎ−１） ・（Cpc）-2〕 ……(3) で与えられる。
前記数式において；
Ro：信号源抵抗
Rin・ｐ：配線抵抗
Ron：スイツチセルのオン抵抗
Cpc：配線交叉容量
ω ：周波数
ｎ：マトリクス・スイツチの入力および出力チ
ヤンネル数 である。
ヤンネル数 である。
尚、出力線と入力線の交叉数Ｘが式(1)で示すご
とく入力および出力チヤンネル数に比例して多く
なり、またスイツチセルの等価的な信号源インピ
ーダンスRxが式(2)のごとく大きい場合、配線抵
抗Rin・ｐ、配線交叉容量Cpc等の影響により高
周波においてクロストークが生じる。
とく入力および出力チヤンネル数に比例して多く
なり、またスイツチセルの等価的な信号源インピ
ーダンスRxが式(2)のごとく大きい場合、配線抵
抗Rin・ｐ、配線交叉容量Cpc等の影響により高
周波においてクロストークが生じる。
上記構成のマトリクス・スイツチの集積回路は
前述したように、スイツチセルで配線を選択した
後に配線の交叉数が設けられた構成となつてい
る。このため配線抵抗と交叉容量等により高周波
において、クロクトークが生じるという致命的な
欠点があつた。
前述したように、スイツチセルで配線を選択した
後に配線の交叉数が設けられた構成となつてい
る。このため配線抵抗と交叉容量等により高周波
において、クロクトークが生じるという致命的な
欠点があつた。
本発明は、各スイツチセルで配線を選択した後
に入力線と出力線間に配線交叉容量を生じない様
にしたマトリクス・スイツチの集積回路を提供す
ることを目的とする。
に入力線と出力線間に配線交叉容量を生じない様
にしたマトリクス・スイツチの集積回路を提供す
ることを目的とする。
本発明は、Ｎ個の信号源をＮ個の出力バツフア
の何れにも選択的に接続できるＮ×Ｎ個のスイツ
チセルからなるマトリクス・スイツチの集積回路
において、前記Ｎ×Ｎ個のスイツチセルの中のＮ
個ずつを横に並べてＮ個のスイツチセル部の群を
形成し、かつ該Ｎ個の群のスイツチセル部を２つ
に分割して相対向に配置し、前記信号源よりＮ本
の入力線を引き出して相対向配置のＮ個の群の各
スイツチセル部内の各スイツチセルに接続し、か
つ各スイツチセル部毎にＮ個のスイツチセルを一
つに結んだ１本の出力線を前記入力線の反対側よ
り引き出すように配置し、入力線と出力線が交叉
すること無く、各信号線に対し前記Ｎ個の群の各
１を選択的して接続した構成にする。
の何れにも選択的に接続できるＮ×Ｎ個のスイツ
チセルからなるマトリクス・スイツチの集積回路
において、前記Ｎ×Ｎ個のスイツチセルの中のＮ
個ずつを横に並べてＮ個のスイツチセル部の群を
形成し、かつ該Ｎ個の群のスイツチセル部を２つ
に分割して相対向に配置し、前記信号源よりＮ本
の入力線を引き出して相対向配置のＮ個の群の各
スイツチセル部内の各スイツチセルに接続し、か
つ各スイツチセル部毎にＮ個のスイツチセルを一
つに結んだ１本の出力線を前記入力線の反対側よ
り引き出すように配置し、入力線と出力線が交叉
すること無く、各信号線に対し前記Ｎ個の群の各
１を選択的して接続した構成にする。
上記マトリクス・スイツチの集積回路は、配線
交点でクロストークが生じても、スイツチセルの
出力側での配線の交叉を無くした構成としている
ため出力端子にはクロストークが見えないので、
高周波におけるクロストークを大幅に改善した拡
張性を有するマトリクス・スイツチの集積回路が
提供できる。
交点でクロストークが生じても、スイツチセルの
出力側での配線の交叉を無くした構成としている
ため出力端子にはクロストークが見えないので、
高周波におけるクロストークを大幅に改善した拡
張性を有するマトリクス・スイツチの集積回路が
提供できる。
以下、第１図を参照しながら本発明に係るマト
リクス・スイツチの集積回路の実施例について詳
細に説明する。
リクス・スイツチの集積回路の実施例について詳
細に説明する。
第１図は、本発明に係るマトリクス・スイツチ
の集積回路の一実施例を説明するための回路図で
ある。図中、V1，V2……Voは信号源、Roは信号
源抵抗、Ronは任意のスイツチセルオンのオン抵
抗、１，１〜１，ｎ……ｎ／２，１〜ｎ／２，ｎ
およびｎ／２＋１，１〜ｎ／２＋１，ｎ……ｎ，
１〜ｎ，ｎはスイツチセルである。なお、１はス
イツチセル部、２は配線部、３−１〜３−ｎは出
力バツフアをそれぞれ示している。
の集積回路の一実施例を説明するための回路図で
ある。図中、V1，V2……Voは信号源、Roは信号
源抵抗、Ronは任意のスイツチセルオンのオン抵
抗、１，１〜１，ｎ……ｎ／２，１〜ｎ／２，ｎ
およびｎ／２＋１，１〜ｎ／２＋１，ｎ……ｎ，
１〜ｎ，ｎはスイツチセルである。なお、１はス
イツチセル部、２は配線部、３−１〜３−ｎは出
力バツフアをそれぞれ示している。
第１図に示すように、本発明ではＮ個のスイツ
チセル（１，１）〜（１，ｎ）を１群とするＮ群
のスイツチセル部１を各出力バツフア３−１〜３
−ｎに対応して設け、かつ配線の上方にｎ／２
群、また下方にｎ／２群を配置して形成する。こ
のように形成したマトリクス・スイツチの集積回
路は、スイツチセルの出力側における配線交叉を
なくした構成となるため、入力側での配線交叉の
みしか存在しない。従つて、信号源抵抗Roと配
線容量Cpcのみで、漏れ信号が存在しなくなる。
チセル（１，１）〜（１，ｎ）を１群とするＮ群
のスイツチセル部１を各出力バツフア３−１〜３
−ｎに対応して設け、かつ配線の上方にｎ／２
群、また下方にｎ／２群を配置して形成する。こ
のように形成したマトリクス・スイツチの集積回
路は、スイツチセルの出力側における配線交叉を
なくした構成となるため、入力側での配線交叉の
みしか存在しない。従つて、信号源抵抗Roと配
線容量Cpcのみで、漏れ信号が存在しなくなる。
即ち、本発明は入力側の信号源抵抗Roが低い
ことに着目し、スイツチセル出力側のスイツチの
オン抵抗Ronが加わり、従つて各交叉点の信号源
インピーダンスRxの値は、Ro＋Ronとなる。
ことに着目し、スイツチセル出力側のスイツチの
オン抵抗Ronが加わり、従つて各交叉点の信号源
インピーダンスRxの値は、Ro＋Ronとなる。
この場合の漏れ信号Sxは、
Sx＝（Ro＋Rin・ｐ）／（Ro＋Rin・ｐ）2
−（ω（ｎ−１）・Cpc）-2〕 ……(4)
で与えられ、従来の方法の式(3)、
（Ro＋Rin・ｐ＋Ron）／〔（Ro＋Rin・ｐ
＋Ron）2−（ω・２（ｎ−１）・（Cpc）-2〕
に比べ、静電容量で1/2、等価抵抗でスイツチセ
ルのRon分だけインピーダンスが下がり、それだ
け漏れ信号が減少する。
ルのRon分だけインピーダンスが下がり、それだ
け漏れ信号が減少する。
前記数式は式(3)と同様に、
Ro：信号源抵抗
Rin・ｐ：配線抵抗
Ron：スイツチセルON抵抗
Cpc：配線交叉容量
ω ：周波数
ｎ：マトリクス・スイツチの入力および出力チ
ヤンネル数 である。
ヤンネル数 である。
即ち、２行×ｎ個×ｎ／２群のスイツチセル
１，１〜１，ｎ……ｎ／２，１およびｎ／２＋
１，１１〜ｎ／２＋１，ｎ……ｎ，１〜ｎ，ｎ
と、ｎ個の出力バツフア３−１〜３〜ｎより構成
したものであり、従つて出力側での配線交叉はな
くなり、入力側のみしか配線交点が存在しない。
この構成により発明者等の実験結果によれば、従
来に比較してクロストークが１０dB以上の改善
ができた。
１，１〜１，ｎ……ｎ／２，１およびｎ／２＋
１，１１〜ｎ／２＋１，ｎ……ｎ，１〜ｎ，ｎ
と、ｎ個の出力バツフア３−１〜３〜ｎより構成
したものであり、従つて出力側での配線交叉はな
くなり、入力側のみしか配線交点が存在しない。
この構成により発明者等の実験結果によれば、従
来に比較してクロストークが１０dB以上の改善
ができた。
以上の説明から明らかなように、本発明に係る
マトリクス・スイツチの集積回路によれば、クロ
ストークの大幅な改善が可能となり、マトリク
ス・スイツチの集積回路の拡張性が期待できる。
マトリクス・スイツチの集積回路によれば、クロ
ストークの大幅な改善が可能となり、マトリク
ス・スイツチの集積回路の拡張性が期待できる。
第１図は、本発明に係るマトリクス・スイツチ
の集積回路の一実施例を説明するための回路図で
ある。また第２図は、従来に係るマトリクス・ス
イツの集積回路の一実施例を説明するための回路
図である。
の集積回路の一実施例を説明するための回路図で
ある。また第２図は、従来に係るマトリクス・ス
イツの集積回路の一実施例を説明するための回路
図である。
Claims (1)
- 【特許請求の範囲】 １ Ｎ個の信号源をＮ個の出力バツフアの何れに
も選択的に接続できるＮ×Ｎ個のスイツチセルか
らなるマトリクス・スイツチの集積回路におい
て、 前記Ｎ×Ｎ個のスイツチセルの中のＮ個ずつを
横に並べてＮ個のスイツチセル部の群を形成し、
かつ該Ｎ個の群のスイツチセル部を２つに分割し
て相対向に配置し、 前記信号源よりＮ本の入力線を引き出して相対
向配置のＮ個の群の各スイツチセル部内の各スイ
ツチセルに接続し、かつ各スイツチセル部毎にＮ
個のスイツチセルを一つに結んだ１本の出力線を
前記入力線の反対側より引き出すように配置し、 入力線と出力線が交叉すること無く、各信号線
に対し前記Ｎ個の群の各１を選択して接続したこ
とを特徴とするマトリクス・スイツチの集積回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59190925A JPS6167318A (ja) | 1984-09-11 | 1984-09-11 | マトリクス・スイツチの集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59190925A JPS6167318A (ja) | 1984-09-11 | 1984-09-11 | マトリクス・スイツチの集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6167318A JPS6167318A (ja) | 1986-04-07 |
| JPH0515324B2 true JPH0515324B2 (ja) | 1993-03-01 |
Family
ID=16265968
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59190925A Granted JPS6167318A (ja) | 1984-09-11 | 1984-09-11 | マトリクス・スイツチの集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6167318A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5559971A (en) * | 1991-10-30 | 1996-09-24 | I-Cube, Inc. | Folded hierarchical crosspoint array |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5935448A (ja) * | 1982-08-23 | 1984-02-27 | Nec Corp | マスタスライス集積回路装置 |
| JPS59155145A (ja) * | 1983-02-24 | 1984-09-04 | Toshiba Corp | 半導体集積回路装置 |
-
1984
- 1984-09-11 JP JP59190925A patent/JPS6167318A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5935448A (ja) * | 1982-08-23 | 1984-02-27 | Nec Corp | マスタスライス集積回路装置 |
| JPS59155145A (ja) * | 1983-02-24 | 1984-09-04 | Toshiba Corp | 半導体集積回路装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6167318A (ja) | 1986-04-07 |
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