JPH0212416A - 多段回路網のレイアウト方法 - Google Patents
多段回路網のレイアウト方法Info
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- JPH0212416A JPH0212416A JP1078735A JP7873589A JPH0212416A JP H0212416 A JPH0212416 A JP H0212416A JP 1078735 A JP1078735 A JP 1078735A JP 7873589 A JP7873589 A JP 7873589A JP H0212416 A JPH0212416 A JP H0212416A
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- 238000005516 engineering process Methods 0.000 description 3
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- 238000010276 construction Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
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- General Physics & Mathematics (AREA)
- Structure Of Telephone Exchanges (AREA)
- Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野コ
本発明は、複雑かつ反復する回路網を含む回路基板の相
互接続技術に関する。より詳細には、本発明は、このよ
うな回路網を一旦解体したうえ、接続線どうしが実質的
に平行になるように素子の相互接続をやり直して、接続
の錯綜状態を排除する方法を提供する。
互接続技術に関する。より詳細には、本発明は、このよ
うな回路網を一旦解体したうえ、接続線どうしが実質的
に平行になるように素子の相互接続をやり直して、接続
の錯綜状態を排除する方法を提供する。
［従来の技術］
多数の事項を並列処理する並列プロセッサやその他の装
置に用いられる多くの相互接続回路網は、ある一般的な
構成法則に従っているということが公知である。一般に
公知のこの種の回路網には、フリップ回路網、バイトニ
ックソート（ｂｉｔｏ−ｎｉｃ ５ｏｒｔ）回路網、オ
メガ回路網、間接２進キユーブ（ｉｎｄｉｒｅｃｔ ｂ
ｉｎａｒｙ ｎ−ｃｕｂｅ）回路網、バタフライ回路網
、および、ベーンズ回路網がある。
置に用いられる多くの相互接続回路網は、ある一般的な
構成法則に従っているということが公知である。一般に
公知のこの種の回路網には、フリップ回路網、バイトニ
ックソート（ｂｉｔｏ−ｎｉｃ ５ｏｒｔ）回路網、オ
メガ回路網、間接２進キユーブ（ｉｎｄｉｒｅｃｔ ｂ
ｉｎａｒｙ ｎ−ｃｕｂｅ）回路網、バタフライ回路網
、および、ベーンズ回路網がある。
小さな回路網であれば１枚のプリント基板に載せられる
が、大きな回路網は数枚の基板に分散させる必要がある
ということも公知である。その場合、基板間の相互接続
配線は、「鼠の巣」と称される錯綜状態（以下、昆巣状
態という）になることが多い。この鼠巣状態は、相互接
続配線が互いに平行に走らずに交差する事実から生ずる
。
が、大きな回路網は数枚の基板に分散させる必要がある
ということも公知である。その場合、基板間の相互接続
配線は、「鼠の巣」と称される錯綜状態（以下、昆巣状
態という）になることが多い。この鼠巣状態は、相互接
続配線が互いに平行に走らずに交差する事実から生ずる
。
大型の回路網の部分をなす多数の基板間の相互接続は、
線の交差が最小になるように互いに平行であることがも
っとも望ましい。鼠巣状態が好ましくないのは、線の除
去や交換が繁雑なことばかりでなく、少なくとも、相互
接続を追跡しにくいという点である。
線の交差が最小になるように互いに平行であることがも
っとも望ましい。鼠巣状態が好ましくないのは、線の除
去や交換が繁雑なことばかりでなく、少なくとも、相互
接続を追跡しにくいという点である。
［発明が解決しようとする課題］
前述に照らして、本発明の第１の要点は、相互接続配線
が互いに平行に走る大型多段相互接続回路網のレイアウ
ト技術を提供することである。
が互いに平行に走る大型多段相互接続回路網のレイアウ
ト技術を提供することである。
本発明のもう一つの要点は、基板上の相対応するピンの
相互接続を平行にするために基板上の位置を互いに入れ
替えることができるように、各基板に制御回路を追加す
る、大型多段相互接続回路網のレイアウト技術を提供す
ることである。
相互接続を平行にするために基板上の位置を互いに入れ
替えることができるように、各基板に制御回路を追加す
る、大型多段相互接続回路網のレイアウト技術を提供す
ることである。
本発明の更にもう一つの要点は、多種類の回路網に、い
ずれを用いて実施しても役立ち、かつ最先端の装置と技
術を用いて整えられる大型多段相互接続回路網のレイア
ウト技術を提供することである。
ずれを用いて実施しても役立ち、かつ最先端の装置と技
術を用いて整えられる大型多段相互接続回路網のレイア
ウト技術を提供することである。
［課題を解決するための手段］
詳細の説明の進展につれて明らかになる、本発明の前述
その他の要点は、以下の諸事項を含む、多段回路網のレ
イアウト方法により達成される。
その他の要点は、以下の諸事項を含む、多段回路網のレ
イアウト方法により達成される。
その事項とは、この回路網を段間で切り離して少数の型
の副回路網に分割し、この副回路網を基板上にまとめ、
この副回路網の各段の入力端と出力端にその入力と出力
の接続を交換する論理制御手段を設けることである。
の副回路網に分割し、この副回路網を基板上にまとめ、
この副回路網の各段の入力端と出力端にその入力と出力
の接続を交換する論理制御手段を設けることである。
本発明の目的、技術、構成を十分に理解するためには、
以下の詳細の説明と添付図面との参照が必要である。
以下の詳細の説明と添付図面との参照が必要である。
［実施例コ
第１図に示す８枚のプリント回路基板がそれぞれ、カー
ドネストＳｌから３８までの相隣る８個の挿入溝に挿入
されるものとする。基板ＬＯ，Ｌｌ、 Ｌ２． Ｌ３は
それぞれが溝Ｓｔ、 Ｓ２．３？、 Ｓ８に挿入される
。基板ＲＯ，Ｒ１，Ｒ２，Ｒ３は、それぞれ溝３３．
Ｓ４．３５．３６に挿入される。ｉ＝ｏ、１，２．３に
対して、Ｌ基板のピンＺｉは、Ｒ基板のピンＹｉと同じ
相互位置にあるものとする。カードネストの背面パネル
上のこれらのピンの位置は、第２図に示されている。
ドネストＳｌから３８までの相隣る８個の挿入溝に挿入
されるものとする。基板ＬＯ，Ｌｌ、 Ｌ２． Ｌ３は
それぞれが溝Ｓｔ、 Ｓ２．３？、 Ｓ８に挿入される
。基板ＲＯ，Ｒ１，Ｒ２，Ｒ３は、それぞれ溝３３．
Ｓ４．３５．３６に挿入される。ｉ＝ｏ、１，２．３に
対して、Ｌ基板のピンＺｉは、Ｒ基板のピンＹｉと同じ
相互位置にあるものとする。カードネストの背面パネル
上のこれらのピンの位置は、第２図に示されている。
同−記号が付いているピン同士が接続されると、線の長
さの最長のものは、記号３が付いている２本のピンを結
ぶ線と、記号１２が付いている２本のピンを結ぶ線にな
る。この両方の線は、５つの溝幅をもつ最長の水平距離
を有する。また、この画線は、最長の鉛直距離間を接続
している。最長の水平距離を接続する線の鉛直距離が最
小になるように、またはその逆になるように、各組中の
基板を配置変えすることは可能であろうが、例えそのよ
うにしても配線パターンは依然として鼠巣状態から脱し
えないので、たいした効果は得られない。
さの最長のものは、記号３が付いている２本のピンを結
ぶ線と、記号１２が付いている２本のピンを結ぶ線にな
る。この両方の線は、５つの溝幅をもつ最長の水平距離
を有する。また、この画線は、最長の鉛直距離間を接続
している。最長の水平距離を接続する線の鉛直距離が最
小になるように、またはその逆になるように、各組中の
基板を配置変えすることは可能であろうが、例えそのよ
うにしても配線パターンは依然として鼠巣状態から脱し
えないので、たいした効果は得られない。
別案としては、基板の位置を変えないで、各基板のピン
を配置変えする方法がある。例えば、各基板のピンを第
３図に示すように並べ変えることができる。この配置変
えを行えば、背面パネルの配線の総てが水平になる。こ
のピン配置は、配線の長さを最短にするばかりでなく、
鼠巣状態を除くことができる。背面パネルがプリント配
線基板（母基板）であれば、この基板の層上を、その総
てが水平に並んでいる相互接続を容易にたどることがで
きよう。
を配置変えする方法がある。例えば、各基板のピンを第
３図に示すように並べ変えることができる。この配置変
えを行えば、背面パネルの配線の総てが水平になる。こ
のピン配置は、配線の長さを最短にするばかりでなく、
鼠巣状態を除くことができる。背面パネルがプリント配
線基板（母基板）であれば、この基板の層上を、その総
てが水平に並んでいる相互接続を容易にたどることがで
きよう。
第２図においては、溝Ｓｌ、 Ｓ２． Ｓ７． Ｓ８中
の基板はいずれも、４枚の基板のどれにでも使える１つ
の型の基板である。第３図においては、溝３２． Ｓ７
． Ｓ８中の基板のピンが並び替えである。ここで注意
すべきことは、溝３２中の基板は、出力端ｚＯと７１、
および出力端Ｚ２と７３が入れ替えられていることであ
る。言い替えれば、線路インデックスのピット位置２の
数字がその補数に変換されている（以下、ある２進数を
その補数に変換することを補数変換と記す）。溝３７中
の基板は、出力端ｚＯと７２、および出力端Ｚ１と２３
が入れ替えられている。溝Ｓ８中の基板の場合は、線路
インデックスのピット位置２と３力書山数変換されてい
る（第２図の溝８８の基板Ｌ３のピン記号は３．７．１
１． １５であるからピンインデックスは（００１１，
０１１１，１０１１，１１１１）である。このピンイン
デックスのビット位置２．３のみを補数変換すると（１
１１１，１０１１，０１１１，００１１）・（１５，１
１，７，３）になり、第３図の溝３８の基板Ｌ３のピン
記号が得られる。
の基板はいずれも、４枚の基板のどれにでも使える１つ
の型の基板である。第３図においては、溝３２． Ｓ７
． Ｓ８中の基板のピンが並び替えである。ここで注意
すべきことは、溝３２中の基板は、出力端ｚＯと７１、
および出力端Ｚ２と７３が入れ替えられていることであ
る。言い替えれば、線路インデックスのピット位置２の
数字がその補数に変換されている（以下、ある２進数を
その補数に変換することを補数変換と記す）。溝３７中
の基板は、出力端ｚＯと７２、および出力端Ｚ１と２３
が入れ替えられている。溝Ｓ８中の基板の場合は、線路
インデックスのピット位置２と３力書山数変換されてい
る（第２図の溝８８の基板Ｌ３のピン記号は３．７．１
１． １５であるからピンインデックスは（００１１，
０１１１，１０１１，１１１１）である。このピンイン
デックスのビット位置２．３のみを補数変換すると（１
１１１，１０１１，０１１１，００１１）・（１５，１
１，７，３）になり、第３図の溝３８の基板Ｌ３のピン
記号が得られる。
当出廓人は、大型回路網のレイアウトを単純化するため
には、次の２原則が適用しつるということを発見した。
には、次の２原則が適用しつるということを発見した。
匡皿ユ 回路網はｍ段で、線路数Ｎとする。段１のキー
ビット位置はｐであるとする。段ｉ＋１゜ｉ＋２，．．
．．．ｍは、正則であって、キービット位置はｐに等し
くないとする。もし線路の組ｉ、 ｉｌｌ。
ビット位置はｐであるとする。段ｉ＋１゜ｉ＋２，．．
．．．ｍは、正則であって、キービット位置はｐに等し
くないとする。もし線路の組ｉ、 ｉｌｌ。
１．１ｍ のすべての線路インデックスのピット位置ｐ
を補数変換すると、段ｉ中の標準出力を有するどの素子
も、接続が変換された出力（以下、交換出力と記す）を
得、段ｉ中の交換出力をもつどの素子も標準の出力を得
、そして、それよりも後段では、線路インデックスの入
れ替わり以外には何の影響も受けない。
を補数変換すると、段ｉ中の標準出力を有するどの素子
も、接続が変換された出力（以下、交換出力と記す）を
得、段ｉ中の交換出力をもつどの素子も標準の出力を得
、そして、それよりも後段では、線路インデックスの入
れ替わり以外には何の影響も受けない。
２ 回路網はｍ段で、線路数Ｎとする。段ｊのキービ
ット位置はｐであるとする。段１．２． 、 。
ット位置はｐであるとする。段１．２． 、 。
、ｉ−１が、正則であって、キービット位置はｐに等し
くないとする。もし、線路の組０．１．、、、、 ｉ−
１のすべての線路インデックスのピット位置ｐを補数変
換すると、段ｉ中の標準の入力を有するどの素子も、接
続が交換された人力（以下、交換人力と記す）を得、段
ｉ中の交換入力をもつどの素子も標準の入力を得、そし
て、それよりも前段では、線路インデックスの入れ替わ
り以外には何の影響も受けない。
くないとする。もし、線路の組０．１．、、、、 ｉ−
１のすべての線路インデックスのピット位置ｐを補数変
換すると、段ｉ中の標準の入力を有するどの素子も、接
続が交換された人力（以下、交換人力と記す）を得、段
ｉ中の交換入力をもつどの素子も標準の入力を得、そし
て、それよりも前段では、線路インデックスの入れ替わ
り以外には何の影響も受けない。
各り基板は、２段４線路の回路網であり、そして、この
基板の副回路網に原則１を適用することができる。溝３
２中の基板において、その出力線路のインデックスのビ
ット２を補数変換するために、最終副回路膜中の素子の
出力を交換する。溝３７中の基板ではその出力線路のイ
ンデックスのビット３を補数変換するために、最初の副
回路段の素子の出力を交換する。溝３８中の基板におい
ては、その出力線路のインデックスのビット２と３とを
補数変換するために、総ての素子の出力を交換する。
基板の副回路網に原則１を適用することができる。溝３
２中の基板において、その出力線路のインデックスのビ
ット２を補数変換するために、最終副回路膜中の素子の
出力を交換する。溝３７中の基板ではその出力線路のイ
ンデックスのビット３を補数変換するために、最初の副
回路段の素子の出力を交換する。溝３８中の基板におい
ては、その出力線路のインデックスのビット２と３とを
補数変換するために、総ての素子の出力を交換する。
もし、第４図のように、各素子の出力側にスイッチを１
個ずつ付加すれば、これによって、溝Ｓｌ、 Ｓ２．
Ｓ７．３８中の４枚の基板のいずれにも使える単一の型
の基板を得ることができる。この各スイッチは、１本の
制御線路（ＯＵＴ３または０−Ｕ Ｔ ２ ）によって
制御される２つの状態を有する。もしも制御線路の論理
値がＯであれば、そのスイッチは、ＢＯとＢｌのデータ
出力をそのまま右へ通過させる。
個ずつ付加すれば、これによって、溝Ｓｌ、 Ｓ２．
Ｓ７．３８中の４枚の基板のいずれにも使える単一の型
の基板を得ることができる。この各スイッチは、１本の
制御線路（ＯＵＴ３または０−Ｕ Ｔ ２ ）によって
制御される２つの状態を有する。もしも制御線路の論理
値がＯであれば、そのスイッチは、ＢＯとＢｌのデータ
出力をそのまま右へ通過させる。
もし、制御線路の論理値が１であれば、このスイッチは
、データを右へ通す際にＢＯとＢｌのデータ出力を交換
する。
、データを右へ通す際にＢＯとＢｌのデータ出力を交換
する。
制御線路０ｕＴ３は１段目の素子の出力を交換し、制御
線路０ｔｌＴ２は２段目の素子の出力を交換する。
線路０ｔｌＴ２は２段目の素子の出力を交換する。
制御線路は背面パネルの接続ピンへ接続されている。カ
ードネストの溝Ｓｔ、 Ｓ２． Ｓ？、 Ｓ８中の０ｔ
ｌＴ３と０１ＪＴ２のピンは、第５図に示すように論理
値０と１に接続されている。
ードネストの溝Ｓｔ、 Ｓ２． Ｓ？、 Ｓ８中の０ｔ
ｌＴ３と０１ＪＴ２のピンは、第５図に示すように論理
値０と１に接続されている。
このようにして、単一の型の基板が、溝Ｓｌ、 Ｓ２゜
Ｓ７． Ｓ８用の基板として共通に使えることになる。
Ｓ７． Ｓ８用の基板として共通に使えることになる。
制御線路０ＵＴ３と０ＵＴ２は、ある１枚の基板がこれ
らの溝のどれかに挿入されたとき、この基板のデータ出
力を第３図に示すように入れ替えるのに必要な値に設定
される。
らの溝のどれかに挿入されたとき、この基板のデータ出
力を第３図に示すように入れ替えるのに必要な値に設定
される。
同様にして、溝Ｓ３． Ｓ４． Ｓ５． Ｓ６用の基板
として共通に使える１つの型の基板を作成することがで
きる。第６図に示すように、各素子の前にスイッチが付
加される。ＩＮＩとＩＮＯの２本の制御路線がこれらの
スイッチを制御する。制御路線ＩＮＩは１段目の素子へ
の入力を交換する。カードネストの溝３３、 Ｓ４．
Ｓ５． Ｓ６中のＩＮＩとＩＮＯのピンは、第７図に示
すように接続されている。
として共通に使える１つの型の基板を作成することがで
きる。第６図に示すように、各素子の前にスイッチが付
加される。ＩＮＩとＩＮＯの２本の制御路線がこれらの
スイッチを制御する。制御路線ＩＮＩは１段目の素子へ
の入力を交換する。カードネストの溝３３、 Ｓ４．
Ｓ５． Ｓ６中のＩＮＩとＩＮＯのピンは、第７図に示
すように接続されている。
本例を示す別法は、第２図の各線路記号Ｘを４ビツトの
２進数（Ｘ（３）、Ｘ（２）、Ｘ（１）、Ｘ（０） ）
テ置き換えることである。基板の記号ＬＯ，Ｌｌ、 Ｌ
２． Ｌ３も、それぞれＬＯＯ，ＬＯｌ、 ＬＩＯ，Ｌ
ｌｌに変更する。基板ＲＯないしＲ３の符号も、同様に
変える。第２図の接続ピンの４つの高さは、上から下へ
と２ビツトの２進数００．旧、 １０．１１でインデッ
クスされる。第８図には、もとの背面パネルのピン接続
にこれらのインデックスを付したものが示されている。
２進数（Ｘ（３）、Ｘ（２）、Ｘ（１）、Ｘ（０） ）
テ置き換えることである。基板の記号ＬＯ，Ｌｌ、 Ｌ
２． Ｌ３も、それぞれＬＯＯ，ＬＯｌ、 ＬＩＯ，Ｌ
ｌｌに変更する。基板ＲＯないしＲ３の符号も、同様に
変える。第２図の接続ピンの４つの高さは、上から下へ
と２ビツトの２進数００．旧、 １０．１１でインデッ
クスされる。第８図には、もとの背面パネルのピン接続
にこれらのインデックスを付したものが示されている。
接続ピンの位置は、次の法則を満足している。
溝３１．Ｓ２．Ｓ７．Ｓ８ テは、接続ピン（Ｘ （３
） 、 Ｘ （２）Ｘ（１）、Ｘ（０））は、基板Ｌ
（Ｘ（１）、Ｘ（０））（７）高さ（Ｘ （３） 。
） 、 Ｘ （２）Ｘ（１）、Ｘ（０））は、基板Ｌ
（Ｘ（１）、Ｘ（０））（７）高さ（Ｘ （３） 。
Ｘ（２）Ｇ：：ある。溝Ｓ３．３４． Ｓ５． Ｓ６の
中では、ピンは（Ｘ（１）’、 Ｘ （０） ）の高さ
にある。第９図は、この法則の図表である。任意の線路
の基板と高さのビット位置は、線路がＬ基板からＲ基板
へ延びるときに入れ替えられる。ただ、Ｘ （３） ＝
Ｘ （１）で、かつＸ（２）＝ｘ（０）である線路だ
けは、同じ高さのままである。
中では、ピンは（Ｘ（１）’、 Ｘ （０） ）の高さ
にある。第９図は、この法則の図表である。任意の線路
の基板と高さのビット位置は、線路がＬ基板からＲ基板
へ延びるときに入れ替えられる。ただ、Ｘ （３） ＝
Ｘ （１）で、かつＸ（２）＝ｘ（０）である線路だ
けは、同じ高さのままである。
線路０．５．１０．１５がこれである（第２図、第３図
参照）。
参照）。
第３図のピンの配置は、第１０図の法則に従う（のは排
他的オアオペレータを表す）。
他的オアオペレータを表す）。
基板の配置は第９図と同じである。高さの配置は外側と
内側の溝で同じになっているので、力−ドネストのどの
接続も、それがＬ基板からＲ基板へ移る際に同じ高さに
なる。外側の溝では、制御線路０ｔｌＴ３ ＝ Ｘ ｍ
テあり、制御線路０ｔｌＴ２＝ Ｘ （０） テある
ことに注意を要する。これらの制御線路は、第９図の（
Ｘ （３） 、 Ｘ （２） ）の高さから、第１０図
の（Ｘ（３）■Ｘ （１） 、 Ｘ （２）■Ｘ（０）
）（７）高さへ各り基板ピンを移動する。内側の溝では
、制御線路ＩＮＩ ＝Ｘ（３）であり、制御線路ＩＮＯ
＝Ｘ（２）である。これらの制御線路は、第９図（７）
（Ｘ（１）、Ｘ（０））（７）高さから第１０図の（
Ｘ（３）■Ｘ （１） 、 Ｘ （２）■Ｘ（０））
（７）高すヘ各Ｒ基板ピンを移動する。
内側の溝で同じになっているので、力−ドネストのどの
接続も、それがＬ基板からＲ基板へ移る際に同じ高さに
なる。外側の溝では、制御線路０ｔｌＴ３ ＝ Ｘ ｍ
テあり、制御線路０ｔｌＴ２＝ Ｘ （０） テある
ことに注意を要する。これらの制御線路は、第９図の（
Ｘ （３） 、 Ｘ （２） ）の高さから、第１０図
の（Ｘ（３）■Ｘ （１） 、 Ｘ （２）■Ｘ（０）
）（７）高さへ各り基板ピンを移動する。内側の溝では
、制御線路ＩＮＩ ＝Ｘ（３）であり、制御線路ＩＮＯ
＝Ｘ（２）である。これらの制御線路は、第９図（７）
（Ｘ（１）、Ｘ（０））（７）高さから第１０図の（
Ｘ（３）■Ｘ （１） 、 Ｘ （２）■Ｘ（０））
（７）高すヘ各Ｒ基板ピンを移動する。
以上述べた手続きは、いかなる大型多段相互接続回路網
のレイアウトにも応用可能である。そのような回路での
その手続きは、 １、 回路網を少数の型の多数の副回路網に分割するた
めに、股間の１か所以上の場所で切り離し、 ２、 制御バス（ＩＮ）が副回路網段の総ての素子の入
力を交換し、別の制御バス（ＯＵＴ）が副回路網段の総
ての素子のを出力を交換するように、総ての素子の入力
端と出力端に論理信号を加え、３、副回路網を基板上に
まとめ、 ４、 基板をカードネストに収容し、 ５、 各基板のＩＮとＯＵＴの制御バス線路を論理値０
と１に接続することである。
のレイアウトにも応用可能である。そのような回路での
その手続きは、 １、 回路網を少数の型の多数の副回路網に分割するた
めに、股間の１か所以上の場所で切り離し、 ２、 制御バス（ＩＮ）が副回路網段の総ての素子の入
力を交換し、別の制御バス（ＯＵＴ）が副回路網段の総
ての素子のを出力を交換するように、総ての素子の入力
端と出力端に論理信号を加え、３、副回路網を基板上に
まとめ、 ４、 基板をカードネストに収容し、 ５、 各基板のＩＮとＯＵＴの制御バス線路を論理値０
と１に接続することである。
以上に提示した構成と技術によって、本発明の目的がこ
のように達成されるということが分かる。本発明の精神
にそって、最良の態様と望ましい実施例を提示して詳細
説明したが、本発明は、これにまたはこれによって制約
されるものではないということを知るべきである。した
がって、本発明の真の範囲と精神を正しく認識するには
、特許請求の範囲を参照すべきである。
のように達成されるということが分かる。本発明の精神
にそって、最良の態様と望ましい実施例を提示して詳細
説明したが、本発明は、これにまたはこれによって制約
されるものではないということを知るべきである。した
がって、本発明の真の範囲と精神を正しく認識するには
、特許請求の範囲を参照すべきである。
第１図は、８枚の印刷配線基板の従来技術による相互接
続の略図、第２図は、第１図の構成の相互接続を示す表
、第３図は、第１図の組立品の基板のピン配列を替えた
ものの、ピンの相互接続を示す表、第４図は、あるプリ
ント回路基板を規格化するように、この基板に出力スイ
ッチを付加するための略図、第５図は、第４図の回路の
スイッチを起動する制御信号を示す表、第６図は、ある
プリント回路基板が標準化するための入力制御スイッチ
の利用を示す略図、第７図は第６図の回路のスイッチに
様々な人力制御信号の与え方を示す図、第８図は第２図
の表に相当する２進行号を示す表、第９図は、ピン接続
の法則の線図で、入れ替えられた基板と高さ位置を示す
もの、第１０図は望ましい平行相互接続を得るための基
板とピンの相互接続の別図である。
続の略図、第２図は、第１図の構成の相互接続を示す表
、第３図は、第１図の組立品の基板のピン配列を替えた
ものの、ピンの相互接続を示す表、第４図は、あるプリ
ント回路基板を規格化するように、この基板に出力スイ
ッチを付加するための略図、第５図は、第４図の回路の
スイッチを起動する制御信号を示す表、第６図は、ある
プリント回路基板が標準化するための入力制御スイッチ
の利用を示す略図、第７図は第６図の回路のスイッチに
様々な人力制御信号の与え方を示す図、第８図は第２図
の表に相当する２進行号を示す表、第９図は、ピン接続
の法則の線図で、入れ替えられた基板と高さ位置を示す
もの、第１０図は望ましい平行相互接続を得るための基
板とピンの相互接続の別図である。
Claims (7)
- １．多段回路網を少数の型の副回路網に分割するために
、その回路網をその段間で切り離し、その副回路網を基
板上にまとめ、 副回路網の各段の入力端を出力端に、その入力と出力の
接続を交換させる論理制御手段を備えることを含む、多
段回路網のレイアウト方法。 - ２．前記制御手段が副回路網の各段中の総ての素子の入
力の接続を交換させる第１の制御バスと、副回路網の各
段中の総ての素子の出力の接続を交換させる第２の制御
バスを含む、請求項１記載の多段回路網のレイアウト方
法。 - ３．前記制御手段が、論理０または１を印加することに
よって選択的に動作状態にされるデイジタルスイッチを
更に含む、請求項２記載の多段回路網のレイアウト方法
。 - ４．前記第１と第２のバスを論理０と１に接続するステ
ップを更に含む、請求項３記載の多段回路網のレイアウ
ト方法。 - ５．前記各基板は、特有の２進インデックスによって指
定され、各基板は、２進インデックスによって指定され
るピンを有し、各基板の各ピンは、特有の２進インデッ
クスをもつ線路によって他の基板のピンに唯一通りの接
続で接続される、請求項４記載の多段回路網のレイアウ
ト方法。 - ６．前記回路網はｍ段で線路数Ｎの回路網であり、段ｉ
はそのキービット位置がｐであり、段ｉ＋１，ｉ＋２，
．．．．．ｍは、正則であってｐに等しくないキービッ
ト位置をもっていて、段ｉにあって標準の出力を持つど
の素子も接続が交換された出力を得、また段ｉにあって
接続が交換された出力をもつどの素子も標準の出力を得
、そして後段には線路インデックスの入れ替わり以外に
は何の影響も生じないように、線路の組ｉ，ｉ＋１，．
．．．．ｍのすべての線路インデックス中のビット位置
ｐの数字をその補数に変換するステップ含む、請求項５
記載の多段回路網のレイアウト方法。 - ７．段１，２，．．．．ｉ−１が、正則であってｐに等
しくないキービット位置をもっていて、段ｉにあって標
準の入力をもつどの素子も接続が交換された入力を得、
またｉ段にあって接続が交換された入力をもつどの素子
も標準の入力を得、そして前段には線路インデックスの
入れ替わり以外には何の影響も生じないように、線路の
組 ０，１，．．．．ｉ−１のすべての線路インデックス中
のビット位置ｐの数字をその補数に変換するステップを
含む、請求項６記載の多段回路網のレイアウト方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US176,515 | 1988-04-01 | ||
| US07/176,515 US5153843A (en) | 1988-04-01 | 1988-04-01 | Layout of large multistage interconnection networks technical field |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0212416A true JPH0212416A (ja) | 1990-01-17 |
Family
ID=22644663
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1078735A Pending JPH0212416A (ja) | 1988-04-01 | 1989-03-31 | 多段回路網のレイアウト方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5153843A (ja) |
| JP (1) | JPH0212416A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0349444A (ja) * | 1989-05-08 | 1991-03-04 | American Teleph & Telegr Co <Att> | 連続的に相互接続された複数の段からなるネットワークとその制御方法 |
| JPH05207151A (ja) * | 1991-08-21 | 1993-08-13 | Internatl Business Mach Corp <Ibm> | 非緩衝非同期交換網による同報／多報転送を実行するための同報／交換装置 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1991010198A1 (en) * | 1990-01-05 | 1991-07-11 | Maspar Computer Corporation | Router chip with quad-crossbar and hyperbar personalities |
| US6104035A (en) * | 1997-06-02 | 2000-08-15 | Canon Kabushiki Kaisha | Electron-beam exposure apparatus and method |
| US6018523A (en) * | 1997-10-22 | 2000-01-25 | Lucent Technologies, Inc. | Switching networks having improved layouts |
| US6618371B1 (en) | 1999-06-08 | 2003-09-09 | Cisco Technology, Inc. | Butterfly network with switches set for two node disjoint paths and method for forming the paths |
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| US9509634B2 (en) | 2013-07-15 | 2016-11-29 | Konda Technologies Inc. | Fast scheduling and optmization of multi-stage hierarchical networks |
| WO2013036544A1 (en) | 2011-09-07 | 2013-03-14 | Venkat Konda | Optimization of multi-stage hierarchical networks for practical routing applications |
| US11405332B1 (en) | 2011-09-07 | 2022-08-02 | Konda Technologies Inc. | Fast scheduling and optimization of multi-stage hierarchical networks |
| US11405331B1 (en) | 2011-09-07 | 2022-08-02 | Konda Technologies Inc. | Optimization of multi-stage hierarchical networks for practical routing applications |
| US10536399B2 (en) | 2013-07-15 | 2020-01-14 | Konda Technologies Inc. | Automatic multi-stage fabric generation for FPGAs |
| US11860814B1 (en) | 2020-11-01 | 2024-01-02 | Konda Technologies Inc. | Scalable distributed computing system with deterministic communication |
| US20230068852A1 (en) * | 2021-08-31 | 2023-03-02 | Siemens Industry Software Inc. | Machine learning-based unravel engine for integrated circuit packaging design |
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|---|---|---|---|---|
| US3681782A (en) * | 1970-12-02 | 1972-08-01 | Honeywell Inf Systems | Machine process for positioning interconnected components to minimize interconnecting line length |
| US3705409A (en) * | 1970-12-09 | 1972-12-05 | Ibm | Tableau network design system |
| US3800289A (en) * | 1972-05-15 | 1974-03-26 | Goodyear Aerospace Corp | Multi-dimensional access solid state memory |
| US4495559A (en) * | 1981-11-02 | 1985-01-22 | International Business Machines Corporation | Optimization of an organization of many discrete elements |
| US4593363A (en) * | 1983-08-12 | 1986-06-03 | International Business Machines Corporation | Simultaneous placement and wiring for VLSI chips |
-
1988
- 1988-04-01 US US07/176,515 patent/US5153843A/en not_active Expired - Fee Related
-
1989
- 1989-03-31 JP JP1078735A patent/JPH0212416A/ja active Pending
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0349444A (ja) * | 1989-05-08 | 1991-03-04 | American Teleph & Telegr Co <Att> | 連続的に相互接続された複数の段からなるネットワークとその制御方法 |
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Also Published As
| Publication number | Publication date |
|---|---|
| US5153843A (en) | 1992-10-06 |
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