JPH09501526A - 高速２進乗算器のための変形ウォレス・トリー加算器の構造及び方法 - Google Patents

Abstract

(57)【要約】 全加算器の段数を縮小した２進乗算器内に使用されるけた上げ保管加算器。２進データのカラムを加算する本けた上げ保管加算器は、複数の１ビット（３０）及び２ビット（６０）全加算器で実現されている。１ビット（３０）及び２ビット（６０）全加算器は相互接続された複数の変形ウォレス・トリー加算器に構成され、各ウォレス・トリー加算器は１もしくはそれ以上のカラムからの２進データビットを加算して部分和（７４）及び部分けた上げ（７６）を生成する。各変形ウォレス・トリー加算器は、２進データビットの数を縮小する１ビット（３０）及び２ビット（６０）全加算器からなる複数の段（７０、１１０、１３０、１５０）と、部分和結果（７４）及び部分けた上げ結果（７６）を生成する単一の１ビット全加算器（３６、１２２、１４２、１６２）からなる最終段（３６、１２２、１４２、１６２）とを備えている。複数の導体が各変形ウォレス・トリー加算器の段を、同一ウォレス・トリー加算器内の段、及び他の変形ウォレス・トリー加算器内の段とに相互接続している。

Description

【発明の詳細な説明】 高速２進乗算器のための変形ウォレス・トリー加算器の構造及び方法 発明の背景 本発明はデジタル乗算のための方法及び装置に関し、より詳しくは２進乗算器 内のけた上げ保管加算器を実現する方法及び装置に関する。 ２進乗算器は、計算が膨大な演算に使用されるデジタル計算機の基本的要素で ある。高速乗算器機能を実現するためには複雑な回路が要求され、速度に対する 隘路となる恐れがある。従って、２進乗算器の性能を改善することは、計算が膨 大な演算における計算機の性能に直接影響を与える。典型的な２進乗算器は、基 本的な構成ブロックとしてけた上げ保管（キャリーセーブ）加算器を組入れてい る。ウォレス・トリー（Wallace-Tree）２進加算器（ＷＴＡ）を使用することが けた上げ保管加算器を実現する一方法であり、高速２進乗算器を効率的に実現す る上で不可欠な要素である。ウォレス・トリー加算器は、中間カラム加算を遂行 し、乗算器の仮の積結果を用いてカラムデータに関連する部分和及び部分けた上 げを生成する。ＷＴＡは１対の部分和及び部分けた上げを発生する。入力データ カラム当たり１個のＷＴＡが必要である。更に、Ｍビット×Ｎビット乗算器にお いては、ＷＴＡ当たりＮビットまでの入力を有するＮ＋Ｍ−１個のこのような加 算器が必要である。ウォレス・トリー加算器は、基本的構成ブロックとして１ビ ット全加算器（ＦＡ）を使用する。１ビット全加算器は、３つの入力データビッ トを用いて２つの出力データビット、即ち和及びけた上げを発生する。 ＷＴＡは直列の段に構成されたＦＡのアレイを備えている。これはカラムデー タを初期サイズ（Ｎビット）から、所要対のビット、即ち部分和及び部分けた上 げまで縮小する。ＦＡがどの程度ビットを縮小するか（即ち、３ビットから２ビ ットへ）が、ＷＴＡ内に必要とされるＦＡの段数を決定する。また、与えられた 計算に必要な段数は総合速度に直接影響を与えるから、ＷＴＡが処理速度に対す る鍵となる。 ＦＡの３ビットから対２へのビット縮小特性は、ＷＴＡ内のＦＡの段数が入力 ビットの数の対数に比例するようになっている。特定例を挙げれば、６ビットな らば３段を必要とし、32ビットならば８段を必要とし、そして64ビットならば10 段を必要とする。ＦＡ当たりのゲート遅延の数は実現された装置に依存する。そ れにも拘わらず、ビットの数が多くなるとＦＡの段数が、従って乗算器を通る遅 延が大きくなる。従って、入力ビットの数がＷＴＡの速度に大きい影響を与え、 その結果プロセッサの速度に大きい影響を与えるようになる。従って、ＷＴＡを 実現するのに必要なＦＡの段数を減少させれば、所与の２進乗算器の処理速度が 実質的に改善されることになる。 発明の概要 本発明によれば、全加算器の段数を減少させたけた上げ保管加算器が開示され る。けた上げ保管加算器は、２進データの集合もしくはカラムを加算して各カラ ム毎の部分和及び部分けた上げを生成するためのものである。特定のカラムの２ 進データビットの重要度の順位（order of magnitude）は同一である。異なるカ ラム内の２進データビットは重要度の順位が異なっており、隣接するカラムは重 要度の順位が昇順に１だけ異なっている。けた上げ保管加算器は、複数の１ビッ ト及び２ビット全加算器を備えている。１ビット及び２ビット全加算器は、相互 接続された複数の変形ウォレストリー加算器（セットもしくは親子集合加算器） に構成されており、各変形ウォレス・トリー加算器は１もしくはそれ以上のカラ ムからの２進データビットを加算して部分和及び部分けた上げを生成する。変形 ウォレス・トリー加算器の数は、２進データのカラムの数に等しい。各変形ウォ レス・トリー加算器は、２進データビットの数を縮小（減少）させるための１ビ ット及び２ビット全加算器の組合わせからなる複数の段を有し、最終段は部分和 及び部分けた上げ結果を生成する単一の１ビット全加算器からなっている。複数 の導体が各変形ウォレス・トリー加算器の段と、同一の変形ウォレス・トリー加 算器内の段及び他の変形ウォレス・トリー加算器内の段とを相互接続している。 一般に、これらの導体は重要度が同一の順位の２進データビットを受信及び送信 する入力及び出力端子を接続することに限られている。 本発明は、複数の２進データビットの加算方法に関しても開示される。始めに ２進データビットは集合に編成される。各集合は、同一の重要度の順位を有する 全ての２進データビットを含んでいる。次いで２進データビットの各集合は、少 なくとも１個の変形ウォレス・トリー加算器へ入力される。各変形ウォレス・ト リー加算器は相互に接続された複数の１ビット及び２ビット全加算器を備えてい る。次いで２進データビットの数は１ビット及び２ビット全加算器の連続段によ って縮小され、それによって２進データビットの各集合毎の部分和結果及び部分 けた上げ結果が生成される。 本発明の本質及び長所は、本明細書の以下の部分及び図面を参照することによ って更に理解することができよう。 図面の簡単な説明 図１は、２進乗算機能及び典型的なカラム加算機能を示し、本図は３つの機能 副区分、即ち１ビット乗算、けた上げ保管加算、及びけた上げ先見加算を示して いる。 図２Ａは、１ビット全加算器の機能表であって、出力信号特性対入力信号レベ ルを示す。 図２Ｂは、２入力及び３入力ＮＯＲ論理及びワイヤードＯＲ論理で実現された １ビット全加算器の回路図である。 図３は、けた上げ保管加算器機能を遂行する１ビット全加算器で構成されたウ ォレストリー加算器の回路図である。 図４は、１ビット全加算器で構成されたウォレス・トリー加算器の回路図であ って従来のカラム・トゥ・カラム法の変形である。 図５は、ウォレス・トリー加算器に必要な１ビット全加算器の数を入力データ ビットの数の関数として示す図である。 図６Ａは、２ビット全加算器の機能表であって、出力信号特性対入力信号レベ ルを示す。 図６Ｂは、２入力及び３入力ＮＯＲ論理及びワイヤードＯＲ論理で実現された ２ビット全加算器の回路図である。 図６Ｃは、１ビット全加算器及び２ビット全加算器の特定実施例の動作のサン プル計算の結果を示す表である。 図７は、２ビット全加算器を組入れた変形ウォレス・トリー加算器の回路図で ある。 図８は、上例の最初の２段について、変形ウォレス・トリー加算器内に２ビッ ト全加算器を実現するための相互接続法を示す図である。 図９は、変形ウォレス・トリー加算器内に必要な段数を入力データビットの数 の関数として示す図である。 図１０は、ウォレス・トリー加算器内に必要な１ビット全加算器段の数と、変 形ウォレス・トリー加算器内に必要な加算器段の数とを入力データのビット数に ついて比較した表である。 図１１は、ウォレス・トリー加算器内の１対の１ビット／２ビット全加算器段 と、単一の１ビット全加算器段との間の考え得る相互接続の組合わせを示す表で ある。 図１２は、35ビットウォレス・トリー加算器の回路図であって、第１段と第２ の段との間に最大数の２番目に高いＷＴＡ相互接続を使用している２ビット全加 算器段の最適適用を示す図である。 図１３は、35ビットウォレス・トリー加算器の回路図であって、第１段と第２ の段との間に交差ＷＴＡ相互接続の混合を使用している相互接続計画の第２の変 形を示す図である。 図１４は、35ビットウォレス・トリー加算器の回路図であって、全体的に最大 数の隣接交差ＷＴＡ相互接続を使用している相互接続計画の第３の変形を示す図 である。 特定実施例の説明２進乗算機能 カラム加算を使用する２進乗算機能の例を図１に示す。図示のように、この演 算は通常右から左への紙及び鉛筆方法で遂行され、中間行（row）２は乗数４× 被乗数６の中の１ビットの乗算によって得られたものである。即ち、乗数ビット が１である場合には、得られた行２は被乗数６と同じであるが、乗数ビットの順 位だけ右へけた送りされている。乗数ビットが０である場合には、得られた行２ は全て０である。行２は特定ビットの羃（もしくは順位）に関連するカラム８内 に整列している。このプロセスの結果として、Ｍ行２（Ｍは乗数４内のビット数 ） 内にＮ＋Ｍ−１カラム８（Ｎは被乗数６のビット数）が得られる。図示の例では 、５ビットの乗数４及び５ビットの被乗数６、５つの行２、及びビットワイズ乗 算の結果を表す中間データの９つのカラム８が示されている。後述するように、 これもまた９ビットずつの２つの行、即ち部分和１０及び部分けた上げ１２も示 されている。また、カラム８の加算を遂行した最終的な結果である最終和１４（ 10ビット長）も示されている。デジタル計算機においては、２進乗算は３つの機 能区分に分割することができる。これらの区分は、１ビット乗算アレイ１６、け た上げ保管加算器１８、及びけた上げ先見加算器２０である。これらも図１に示 されている。１ビット乗算器１６は２つの入力語、即ち乗数４（Ｍビット）及び 被乗数６（Ｎビット）を用い、ビットワイズの乗算を遂行して長斜方形アレイ内 にＮ＊Ｍ値を発生する。これはデータのＮ＋Ｍ−１カラム８を作る。けた上げ保 管加算器１８はデータに対して基本的な加算を遂行し、中間結果として、カラム ８当たり１つの部分和ビット及び１つの部分けた上げビットを発生する。これは けた上げ先見加算器２０への入力データになる。けた上げ先見加算器２０は最終 加算を遂行して最終的な結果１４、即ちＮ＋Ｍビット数を発生する。ここで説明 している本発明は、特に、２進乗算機能に関連するカラム状加算器としてのけた 上げ保管加算器１８の構造の改良に関する。ウォレス・トリー加算器（ＷＴＡ） ウォレス・トリー２進加算器は、２進乗算器内のけた上げ保管加算器１８を実 現する通常の構成ブロックであり、高速２進乗算器を効率的に実現するために不 可欠な要素である。上述したように、ＷＴＡは中間計算のためのカラム加算器と して動作し、中間カラム状加算を遂行してカラム８当たり１ビットの部分和及び １ビットの部分けた上げを発生する。カラム８毎に１つのこのようなＷＴＡが存 在する。ＷＴＡ当たりＮビットまでの入力を有するＮ×Ｍビット乗算器１６には Ｎ＋Ｍ−１個のこのような加算器が必要である。この型の応用には、ブース（Bo oth）エンコーディングを使用している、もしくは使用していないＷＴＡの幾つ かの形態が知られている。ここでは特に、樹木（トリー）状の形態内に一連の１ ビット全加算器（ＦＡ）を使用するＷＴＡ構成が一般的なアプローチであると考 える。以下に説明するように、この構成は複数のＦＡ段をもたらし、これら の段の数は入力データビットの数の対数に比例する。１ビット全加算器（ＦＡ） １ビット全加算器（ＦＡ）はＷＴＡを実現するための普通の基本的な構成ブロ ックである。１ビット全加算器の基本演算特性を図２に機能表２２で示す。１ビ ット全加算器は以下の特性を有している。３つの入力データビットが２つの出力 データビットを発生する。入力データポート２４は、通常は文字Ａ、Ｂ、及びＣ （けた上げ入力）で表され、また出力２６はＳ（和）及びＣ_o（けた上げ出力） で表される。機能表２２は３つの入力２進データの考え得る全ての組合わせ（８ 組）の関数として得られる出力データを示している。機能表２２は、ＦＡが以下 のものを発生する２進カウンタとして記述できることも示している。 入力が全て０の場合、出力は０（即ち、Ｓ＝Ｃ＝０）、 入力の何れか１つが１の場合、出力は１（即ち、Ｓ＝１、Ｃ_o＝０）、 入力の何れかの対が１の場合、出力は２（即ち、Ｓ＝０、Ｃ_o＝１）、 入力が全て１の場合、出力は３（即ち、Ｓ＝Ｃ＝１）。 機能表２２は、ＦＡ応答が入力の１（もしくは０）の数だけに依存し、どのポ ートが励振されているかには依存しないことを示している。即ち、ＦＡは全ての 入力ポートを同等と見做し、従ってこれらの入力は互換可能である。出力ポート の場合にはこのようになっておらず、Ｓ及びＣ_oポートの特性は独自であって同 等と見做すことはできない。ＦＡ ３０の特定構成のゲートレベル回路図を図２ ｂに示す。ここではＦＡ機能はＮＯＲ論理素子を使用して生成され、入力（Ｃ_i 、Ａ、及びＢ）及び出力（Ｃ_o及びＳ）は図の上下にそれぞれ示してある。この 回路は、ＦＡ ３０のための機能表２２の特性を正確に満足する。２入力及び３ 入力ＮＯＲ素子、並びにワイヤードＯＲ素子が使用されている。ＮＯＲ論理素子 ３２の特性は、全ての入力が０にセットされた場合に限って所与の素子の出力に １が出力されるようになっている。この特定構成は、後述する２カラム加算器と 処理速度を対比するために示されているのである。普通のウォレス・トリー２進加算器の構成 ＦＡ ３０は、ＷＴＡを実現するための基本的な構成ブロックとして一般に使 用されている。この構造について、図３に回路図で示すＷＴＡ ３４に基づいて 説明する。これは、５つの段３６の11のＦＡ素子３０を使用して13ビットを２ビ ットに縮小するウォレス・トリー加算器３４であり、この応用のための従来の構 成を表している。所与のカラム８に関連する13ビットのための入力端子３８は、 図の上側に示されている。この回路はカラム加算器であるから、入力ビットの階 層は存在しない。即ち、１ビット乗算機能からこの行へのどの要素も、都合のよ いどの入力端子３８へでも入力することができる。実際に、カラム内のどの特定 ビットも、使用可能などの入力端子３８へ入力しても差し支えない。この例では 、入力データの12のビットは４個のＦＡ ３０の第１段３６を通して処理され、 １つのビットは第２段３６へ直接印加されている。第１段３６の出力は12ビット から８ビットに縮小され、各けた上げ出力（Ｃ_o）ポートからの出力は、図に４ ０で示すように、次に高い順位のビットカラムへ導かれる。第２段３６への別の 入力は、図に４２で示してあるように、次に低い順位のビットカラムのＣ_oポー トから印加される。同じようにして第２段３６は入力データを処理してビット数 を９から６へ縮小させる。このようにして、単一のＦＡ ３０は１つの部分和ビ ット４４と１つの部分けた上げビット４６とを発生する。更に、各ＦＡ ３０か らの各けた上げ出力ビットは次に高い順位のビットカラムへ供給される。また同 様にして、次に低い順位の段からの各けた上げ出力結果がこの回路へ供給される 。 説明中のＷＴＡ ３４の図の複雑さを減らすために、次に高い順位のビットカ ラムへの、及び次に低い順位のカラムからのけた上げ出力データの相互接続を表 す変形表記法を図４に示す。この図では、４０及び４２の代わりに丸付き数字（ この場合は１）で示されている。更に、後述するように丸付き数字の２も使用す る。これは、けた上げ出力データの相互接続が２番目に高い順位のビットカラム に導かれること、及び入力が２番目に低い順位のビットカラムから到来すること を意味している。別の表記法、例えば丸付き負数も使用される。これは、相互接 続に対する逆の意味を表している。例えば、丸付きの−１は、出力データの流れ が“先行カラムへ”導かれること、及び入力データが“次のカラムから”到来す ることを意味する。 複数のＦＡ段を含むＷＴＡの特性を更に示すために、図５は所要の１ビット全 加算器段の数（図の下側の１−９）に対する入力カラムデータビットの数（３乃 至63ビット）を示す図である。本図はビットの範囲に関するサンプルレイアウト によって導出することが可能であり、第４ビット以降は１枝路及び２枝路を選択 できるように一般化することができる。本図は、所与の段数に対する入力ビット の最大数をも示している。因みに本例の13ビットは、ＦＡ段を使用する５段ＷＴ Ａを用いて普通の方法で加算できる入力ビットの最大数であることに注目された い。ＦＡのデータビット縮小特性が３ビットから２ビットへであるために一連の 段が必要となるのであって、これらの段数は入力データビットの数の対数に比例 し、それらの段当たりのビット縮小比の最大値は1.5である。２ビット全加算器（ＴＦＡ） 本発明によれば、変形ＷＴＡを実現するための基本的構成ブロックの１つとし て、１ビット全加算器に加えて、２ビット全加算器を使用する。２ビット全加算 器（ＴＦＡ）の基本的な演算特性を図６Ａの機能表に示す。ＴＦＡは、５入力デ ータを処理して３出力を発生する特性を有している。入力データポート５２は通 常はＡ0、Ｂ0、Ｃ_i（けた上げ入力）、Ａ1、及びＢ1で表され、出力データポー ト５４はＳ0（和０）、Ｓ1（和１）、及びＣ_o（けた上げ出力）で表される。機 能表５０は、５入力の32通りの考え得る全ての組合わせの関数として得られる出 力データを示している。ＴＦＡは、並列接続された、つまり一方のＦＡのけた上 げ出力が第２のＦＡのけた上げ入力に内部で接続されている１対のＦＡと考える ことができる。これは５入力及び３出力を考慮に入れており、入力と出力との間 の機能的な関係を説明している。更に、ＴＦＡの機能特性は、Ａ1及びＢ1入力と Ａ0、Ｂ0、及びＣ_i入力との間を区別していることも示している。 即ち、ＴＦＡは全ての入力ポートを同等として処理することはない。Ａ1、Ｂ1入 力は次に高い順位のビットに関連するものと考えられる。出力に関して言えばＳ 1は次に高い順位のビットに関連するものと考えられ、Ｃ_oは２番目に高い順位の ビットに関連するものと考えられる。上述したように、ＴＦＡは並列にされた２ つのＦＡと考えることができる。この効果は、後述するように有利に使用される 。 図６ｂに、ＴＦＡ ６０の特定例をゲートレベルの回路図で示す。ＦＡと同様 にＴＦＡ機能もＮＯＲ論理素子３２及びワイヤードＯＲ素子で実現されており、 入力及び出力はそれぞれ図の上及び下に示されている。この回路はＴＦＡ ６０ のための機能表５０の特性を正確に満足する。ＴＦＡ ６０が並列にされた１対 のＦＡ ３０であることがこの特定構成に明瞭に示されている。またこの特定例 は、必要なゲートレベルの数がＦＡのそれと対照的である。即ち、両者の回路か ら、必要なゲートレベルの数が同一、即ち４であることが分かる。従って、両種 類の回路を実現すると、両装置が殆ど同一の遅延時間を呈することが分かる。こ れは特定のＣＭＯＳ例について計算機でシミュレートして確かめてある。ＦＡ３ ０及びＴＦＡ ６０についてのこれらのシミュレーションの結果を図６ｃの表６ ４に示す。この表６４は、装置入力から特定出力までの最悪例遅延時間を示して いる。表に示されているように、ＦＡにおいては和出力までの遅延が1.4ナノ秒 であるのに対し、ＴＦＡにおいてはＳ1出力までの遅延が1.6ナノ秒である。これ らの結果は技術に依存し、実装に依存するが、それにも拘わらず両回路が本質的 には同一速度で動作するという始めの主張を実証している。変形ウォレス・トリー加算器 けた上げ保管加算器の改良されたバージョンは、ウォレス・トリー加算器に変 更を加えて実現することができる。この変更は、同一のポート・トゥ・ポート機 能は達成するが、段数を少なくするように適切にＦＡとＴＦＡとを混合した回路 構造を実現し、ＴＦＡ入力／出力信号要求に起因する変化を考えて相互接続回路 トポロジを適当に変更することからなる。この変更は、ＷＴＡ内の段数を減少さ せることによって、得られるけた上げ保管加算器の性能を向上させる。図７に示 されている回路は、このような変更を13ビットけた上げ保管加算器の一部によっ て示すものである。この特定ＷＴＡ ７０は先行例（図４）と機能的には等価で あるが、上記先行例で示した普通のＷＴＡ ３４よりも１段少ないことが理解さ れよう。この変形ＷＴＡの説明は、出力から始めて後戻りすることにする。第４ 段、即ち最終段７２は２つの出力ビット、即ち部分和７４及び部分けた上げ７６ を出力するようになっているので、ＦＡ ３０を使用するのに適している。この 段への入力は３入力であることが必要であるから、第３段７８としては単一のＴ ＦＡ ６０が最適である。元のＷＴＡ ３４とこの変形ＷＴＡ ７０との間 の相互接続の基本的な差は、データが隣接カラム加算器へ、及び該加算器からの 導かれ方である。ＴＦＡ ６０ではＳ1出力が次に隣接するＷＴＡから到来する 、及び該ＷＴＡへ行くのに加えて、けた上げ出力Ｃ_o出力が離れた２番目のＷＴ Ａから到来する、及び該ＷＴＡへ行くようになっている。更に、そして一般的に 、両入力Ａ1及びＢ1も次に高い順位のＷＴＡから到来する。これらのことが第３ 段７８と第４段７２との間の相互接続法で示されており、第３段７８からの出力 は上述したように導かれている。更に、第４段への入力は以下のようになってい る。 Ｂへの入力は、第３段のＳ0から、 Ａへの入力は、先行の低い順位のＷＴＡのＡ1から、そして Ｃ_iへの入力は、２つ前のＷＴＡのＣ_oから。 このようになっているのは、先行の低い順位のＷＴＡのＳ1からの出力が機能的 には現ＷＴＡの順位と同等であり、次に先行するＷＴＡのＣ_oからの出力も現Ｗ ＴＡと同等であるという理由からである。第２段８０のＴＦＡ ６０と第３段７ ８との間の相互接続についても、この同等性が図７に示されている。即ち、次に 高い順位のビットレベルであるＳ1出力が第３段７８のＢ1入力に接続されている 。このようになっているのは、Ｂ1入力が次に高い順位のビットレベルからの入 力を要求するからである。 出力から始めて入力へ逆戻りすると、第３段７８への５つの所要入力のために は、当然１対の（それぞれ１つずつの）ＦＡ ３０及びＴＦＡ ６０が必要にな る。相互接続自体は上述した通りである。最後に、第２段への８つの入力も、２ 個のＴＦＡ ６０及び１個のＦＡ ３０の組合わせ、即ち第２段のＴＦＡ ６０ を駆動するための第１段の１対のＦＡ／ＴＦＡと、第２段８０のＦＡ ３０のた めの他のＴＦＡ ６０とが当然必要になる。第１段の入力のＡ1及びＢ1ポートに 丸付き−１が存在しているが、これらに関して以下に説明する。そのために変形 ＷＴＡ ７０の構成及び相互接続を説明する。 けた上げ保管加算器構成の構造の残余の変更は、入力カラムデータを分配する 手法の再配列である。即ち、ＴＦＡ ６０のＡ1及びＢ1入力は次に高い順位のビ ットレベルに関連しているから、入力カラムデータはこのことを考えなければ ならない。また、この必要性から、図７に示すようにＷＴＡ ７０への入力に丸 付きの−１を設けてあるのである。 図８にこの相互接続図を示す。図８には、連続する３つの変形ＷＴＡ ７０の カラム入力データ接続が示され、これらの接続はＸで表されている。これも13ビ ット例であり、各変形ＷＴＡ ７０の第１段８２及び第２段８０の両方への入力 のための接続を示している。３組の線（破線８４、太い実線８６及び細い実線８ ８）は３つの（即ち、２つのＴＦＡ ６０及び１つのＦＡ ３０からなる）個々 の13ビットＷＴＡ ７０への入力パターンを表している。第１段８２内の太い実 線８６を下から上へ調べると、入力カラムｎからはＴＦＡの１つへの３つの入力 （ビット１、２、及び３）が存在している。前述したように、入力カラムｎ＋１ からこのＴＦＡへの２つの別の入力（ビット４及び５）はＡ1及びＢ1入力に印加 される。同様に、入力カラムｎの入力ビット４及び５は、上述した相互接続法に よる要求として、隣接する変形ＷＴＡのＡ1及びＢ1入力に導かれている（破線で 表されている）。太い実線で表されているＷＴＡへの次の３つの入力（ビット６ 、７、及び８）は、ＦＡへの３つの入力であり、従って全てが入力カラムｎから 到来する。残余の接続（ビット９乃至１３）は第１の５ビットの接続と同じであ る。 図示の入力への接続によって第１段から８ビットの出力が発生する。第２段８ ０への入力接続法は第１段の最初の８ビットと全く同じであり、８ビットのため の典型的な接続法である。 ＴＦＡ ６０及びＦＡ ３０の組合わせで作られた複数の段を含むＷＴＡ７０ の特性を図９に詳細に示す。これは、３ビットから58ビットまでの入力カラムデ ータビットと、加算器の必要段数との関係を表している。この図は図５に類似し ている。図９は所与の段数に対する入力ビットの最大数をも示している。因みに 、先行例の13ビットが４段ＷＴＡへの入力ビットの最大数であることに注目され たい。これはＦＡだけで実現されたＷＴＡよりも１段少ない。それは段当たりの ５ビットから３ビットへのデータビット縮小比が1.5ではなく1.667の最大値を有 しているからである。 Ｎ入力データを２出力データに縮小する所与のウォレス・トリー加算器につい て、Ｎ部分和を２部分和だけに縮小するのに必要な段数を次式によって近似する ことができる。 （Ｍ／Ｐ）＾（段数）＝Ｎ／２ （１） ここに、Ｍは個々の加算器当たりの入力ビットの数であり、Ｐは加算器の出力ビ ットの数である。 この式は、段数を羃とする段当たりの縮小（即ち、Ｍ／Ｐ）が、入力対出力比 に等しいことを述べている。この式を解くと、 段数＝（logＮ−log２）／（logＭ−logＰ） （２） それぞれにＭ／Ｐを乗じた後に、その結果を次の整数まで丸めなければならない ので、この式は少し楽観的である。 １ビット全加算器だけを使用し、Ｍ＝３及びＰ＝２である場合には、式（２） は、 段数＝（logＮ−0.30103）／0.17609 （３） になる。各段内で除去された部分和の数は先行段の部分和の1/3よりも多くはな いから、段当たりの縮小は0.33333になる。これに対して２ビット全加算器だけ を使用した場合、Ｍ＝５及びP＝３とすると、式（２）から、 段数＝（logＮ−0.30101）／0.22185 （４） が求まる。各段内で除去された部分和の数は先行段の部分和の3/5よりも多くは ないから、段当たりの縮小は0.4になる。従って、縮小比（Ｍ／Ｐ）は、２ビッ ト全加算器の方が１ビット全加算器よりも最大で20％高い。 上述したように、５ビットから３ビットにするＴＦＡのデータビット縮小特性 によって、ＦＡだけで実現されたＷＴＡよりも高い縮小係数を有するＷＴＡ加算 器段が得られる。図１０の表９０は、普通のウォレス・トリー加算器に必要な１ ビット全加算器段の数９２と、変形ウォレス・トリー加算器に必要な加算器（１ ビット全加算器と２ビット全加算器との組合わせとして）段の数９４とを、入力 データのビット数９６について比較したものである。この表９０は、図５及び９ に示したものと同一のデータを示しているが、本発明の特性と従来の構成の特性 とを比較する部分を含むように若干変更されている。表９０の最後の欄９８は、 従来の構成における必要段数と、改良された構成における必要段数との差として 表した改善をも示している。変形ＷＴＡが、必要段数を減少させないのは４つの 場合、即ちビット数ｎが３、４、６、及び９の場合だけである。複数の変形ウォレス・トリー加算器回路構成 加算すべき各カラムビットの数に関連する回路構成は数多く考えられる。前述 した13ビットの例は、それが便宜的であり本発明の特徴を表しているから例示し たのである。しかし他に多くの考え得る構成が存在しているので、これらの考え 得る変形を表している幾つかの特定例を以下に説明する。 以下の説明は、ＦＡ／ＴＦＡ対と単一のＴＦＡとの間の相互接続を達成するこ とが可能な考え得る回路組合わせに関する。この相互接続は典型的なＷＴＡの全 てに現れる可能性があり、また当然なことではあるが、これら２組の回路の縮小 特性の結果として生ずることさえもある。一方、機能的に等価な段間接続法も数 多く考えられる。 単一のＴＦＡに接続されたＦＡ／ＴＦＡ対の比較的簡単な組合わせには、10の 異なる相互接続組合わせが存在する。達成可能なこれらの考え得る回路組合わせ を図１１に示す。即ち、表１００の各カラム１０２は特定の、そして独自の回路 構成に対応している。ＴＡＦの３つの入力、Ａ0、Ｂ0、もしくはＣ_iの何れかへ の入力は同等であるから、これらは異なる回路構成とは考えていない。このこと は、ＴＦＡへの入力対Ａ1及びＢ1についても同様である。もしこれらの同等なも のも別の組合わせとして考えるもとのすれば、考え得る組合わせの合計数は12倍 （即ち３！＊２！）になる。表のカラムは、ビットレベルの相互接続を示してい る。即ち、単一のＴＦＡへは、区別される２つのビットレベル、つまりそのカラ ムと、次に隣接する（１もしくは複数の）カラムが考えられる。これらは〔１〕 及び〔２〕でそれぞれ表されており、同一のカラムが、局部的に、１の位置〔１ 〕、２の位置〔２〕であると見做すことができるという考え方に関連付けられて いる。ＦＡ／ＴＦＡ対からは区別される３つの出力レベル、即ち同一カラムから の出力〔1〕（ＦＡ及びＴＦＡから１つずつ）、次に隣接するカラムからの出力 〔２〕（ＦＡ及びＴＦＡから１つずつ）、及び２つ離れたカラムからの出力〔４ 〕（ＴＦＡから１つ）で、合計５つの出力が存在する。この表１００ではＦＡ／ ＴＦＡ対の出力から次に続く単一のＴＦＡの入力への相互接続が前述した 表記法を使用して示されている。ＦＡ／ＴＦＡ対から単一のＴＦＡへのビット縮 小（即ち、８入力から３出力へ）の応用には10の異なる相互接続組合わせが考え られる。例えば、13ビット例（図７）は図の第１のカラムに表されている組合わ せ（即ち〔１〕、〔１〕、〔１〕、〔２〕、及び〔２〕）で接続することができ る。この構成は第２段と第３段との間にも、第１段と第２段との間に使用されて いるのと同様にして使用される。 説明中のＷＴＡを表す図をより解り易くするために、図１２−１４にＦＡ３０ 及びＴＦＡ ６０の変更された回路図を示す。即ち、関連する端子の名前（即ち Ａ、Ａ0等）は省略されている。これは、全ての図において接続の順序が不変で あるという取決めに基づいているのである。即ち、例えばＴＦＡにおいては、入 力端子はブロックの上側に示されていて左から右へＣ_i、Ｂ1、Ｂ0、Ａ1及びＡ0 である。また出力端子はブロックの下側に示されていて左から右へＣ_o、Ｓ1及び Ｓ0である。 この表現法で示す図１２は、考え得る多くの相互接続法の例を示している。こ の例は、35ビットウォレス・トリー加算器１１０である。これらは、第１段に全 てＴＦＡ ６０を使用した、６段の加算器３０及び６０であり、これにより６段 の加算器１１０によって処理できるビットの数を最大にしている。この例では最 小数の相互接続が第１段１１２（及び第２段の入力１１４）から他のＷＴＡ１１ ０になされている。これは２番目に高い順位のＷＴＡ相互接続（丸付きの２）を 最大にすることによって達成されている。図１１で説明したＦＡ／ＴＦＡ対と単 一のＴＦＡとの相互接続の４つの可能性の例が図１２に示されている。これらの 例は、第４段（１１８）と第５段（１２０）との間の接続形態＃３、第３段（１ １６）と第４段（１１８）との間の接続形態＃６、第２段（１１４）と第３段（ １１６）との間の中心及び右側にそれぞれ示されている接続形態＃２及び＃５で ある。 図１３に35ビットの変形ウォレス・トリー加算器の第２の例１３０を示す。こ の相互接続法の変形は、上述した（図１２の）回路１１０と機能的には等価であ るが、この場合は第１段１３２の７個のＴＦＡ ６０からの出力（丸付きの１及 び２が５つずつ）を交差ＷＴＡ相互接続の混合に使用している。図１３は、図 １１で説明したＦＡ／ＴＦＡ対と単一のＴＦＡとの相互接続の他の４つを示して いる。即ち、接続形態＃９、＃８、＃１０、及び＃７が第４段（１３８）と第５ 段（１４０）との間、第３段（１３６）と第４段（１３８）との間、及び第２段 （１３４）と第３段（１３６）との間の中央と右側にそれぞれ示されている。 図１３に35ビットの変形ウォレス・トリー加算器の第３の例１５０を示す。こ の相互接続法の変形は、図１２及び１３の回路と機能的には等価であるが、この 場合は加算器全体にわたって最大数の隣接した次に高い順位の交差ＷＴＡ相互接 続法（丸付きの１）を使用している。図１４の回路は、ＦＡ／ＴＦＡ対と単一の ＴＦＡとの間に図１１で説明した別の１つの考え得る相互接続法を使用している 。即ち、第４段（１５８）と第５段（１６０）との間に接続形態＃４が示されて いる。考え得る相互接続法の広い意味での例が、図１２及び１３の35ビット加算 器１１０及び１３０の第２段（１１４及び１３４）に示されている。第２段には 21ビットを13ビットに縮小する３つのＴＦＡ ６０及び２つのＦＡ３０が存在す る。代替等価変形を図１４に例示してある。この例の第２段の構成は20ビットを 12ビットに縮小し、21番目のビットは第２段１５４をバイパスして第３段１５６ の入力に直接導かれている。この方式は先行組合わせと同等の機能を達成し、必 要に応じて第１段１５２からの21ビットを13ビットに縮小して第３段１５６へ供 給する。しかしながらこの特定の相互接続例では、殆どの先行例が使用している ＦＡ／ＴＦＡ対と単一のＴＦＡの使用を、第２段及び第３段の両者に関して全体 として回避している。第３段１５６にはＦＡ／ＴＦＡ対は使用されていないが、 出力相互接続は右側の回路、即ち別のＦＡ ３０と交差接続されている。更に、 次の単一ＴＦＡへの入力は第３段（即ち、ＴＦＡ及びＦＡの両方）の全ての素子 から到来している。これは、所与のウォレス・トリー加算器内のＦＡ ３０及び ＴＦＡ ６０を接続する多くの異なる方法が存在することを示すために、及び必 要な等価な機能及び最小段数を維持するためになされているのである。これは、 等価相互接続法が、どのような種類の均一性、周期性、反復性、もしくは固有の 副回路構造にも依存しないことをも示している。実際に、所与の組の回路型（Ｆ Ａ／ＴＦＡ対と単一のＴＦＡとの組合わせのような）のための相互接続法が数多 く考え得るだけではなく、ＦＡ／ＴＦＡとＦＡとを適切に 数多く組合わせることによって高い順位の組合わせ混合も構成できることができ る。つまり、式（２）による（及び図９に正確に示されている）結果は、多くの 考え得る回路組合わせによって達成されるのである。 以上に本発明を特定の実施例に関して図示し、説明したが、本発明の思想及び 範囲から逸脱することなく形状及び細部に上述した、及び他の変更を考案できる ことは当業者には明白であろう。

Claims (1)

1. 【特許請求の範囲】 (1) ２進データビットの複数の集合を加算して各集合毎の部分和結果及び部分け た上げ結果を生成するけた上げ保管加算器において、上記特定集合の２進データ ビットの重要度の順位は同一であり、異なる集合内の２進データビットの重要度 の順位は異なっており、上記けた上げ保管加算器は、 複数の１ビット全加算器と、 複数の２ビット全加算器と を備え、上記１ビット及び２ビット全加算器は相互接続された複数の親子集合 加算器に構成され、各親子集合加算器は少なくとも１つの集合からの２進データ ビットを加算して部分和結果及び部分けた上げ結果を生成し、上記各親子集合加 算器は複数の段を有し、上記各段は上記１ビット及び２ビット全加算器の組合わ せを備え、 複数の導体が、上記各親子集合加算器の段を、その親子集合加算器内の段、 及び上記けた上げ保管加算器内の他の親子集合加算器内の段と相互に接続してい る ことを特徴とするけた上げ保管加算器。 (2) 上記各１ビット全加算器は、 加数入力端子Ａ及びＢと、 第１のけた上げ入力端子Ｃと、 第１のけた上げ出力端子Ｃ_oと、 和出力端子Ｓと を備えている請求項(1)に記載のけた上げ保管加算器。 (3) 上記各２ビット全加算器は、 第１の加数入力端子Ａ0及びＢ0と、 第２の加数入力端子Ａ1及びＢ1と、 第２のけた上げ入力端子Ｃ_iと、 第１のけた上げ出力端子Ｃ_oと、 第１の和出力端子Ｓ0と 第２の和出力端子Ｓ1と を備えている請求項(1)に記載のけた上げ保管加算器。 (4) 上記各親子集合加算器は、 少なくとも１つの集合からの２進データのビット数を縮小する第１段と、 ２進データのビット数を更に縮小する複数の中間段と、 部分和結果及び部分けた上げ結果を生成する単一の１ビット全加算器からな る最終段と を備えている請求項(1)に記載のけた上げ保管加算器。 (5) 上記各親子加算器の第１段は、高い順位の入力端子及び低い順位の入力端子 を有する少なくとも１つの２ビット全加算器を備え、上記高い順位の入力端子は 第１の重要度の順位を有する第１の２進データビットを受信し、上記低い順位の 入力端子は第２の重要度の順位を有する第２の２進データビットを受信し、上記 第１の重要度の順位は上記第２の重要度の順位より１重要度の順位大きい請求項 (4)に記載のけた上げ保管加算器。 (6) 上記導体は、重要度の順位が同一の２進データビットを受送信する入力端子 と出力端子とを接続する請求項(1)に記載のけた上げ保管加算器。 (7) ２進データビットの複数の集合を加算して各集合毎の部分和結果及び部分け た上げ結果を生成するけた上げ保管加算器において、上記特定集合の２進データ ビットの重要度の順位は同一であり、異なる集合内の２進データビットの重要度 の順位は異なっており、上記けた上げ保管加算器は、 加数入力端子Ａ及びＢ、第１のけた上げ入力端子Ｃ_i、第１のけた上げ出力 端子Ｃ_o、及び和出力端子Ｓを各々が有する複数の１ビット全加算器と、 第１の加数入力端子Ａ0及びＢ0、第２の加数入力端子Ａ1及びＢ1、第２のけ た上げ入力端子Ｃ_i、第２のけた上げ出力端子Ｃ_o、第１の和出力端子Ｓ0、及び 第２の和出力端子Ｓ1を各々が有する複数の２ビット全加算器と を備え、 上記１ビット及び２ビット全加算器は相互接続された複数の親子集合加算器 に構成され、各親子集合加算器は少なくとも１つの集合からの２進データビット を加算して部分和結果及び部分けた上げ結果を生成し、上記各親子集合加算 器は複数の段を有し、上記各段は上記１ビット及び２ビット全加算器の組合わせ を備え、 複数の導体が、上記各親子集合加算器の段を、その親子集合加算器内の段、 及び上記けた上げ保管加算器内の他の親子集合加算器内の段と相互に接続し、ま た上記導体が同一の重要度の２進データビットを受送信する入力端子と出力端子 とを接続している ことを特徴とするけた上げ保管加算器。 (8) 上記各親子集合加算器は少なくとも１つの２ビット全加算器を備え、上記第 １段内の上記各２ビット全加算器のＡ1及びＢ1は第１の重要度の順位を有する第 １の２進データビットを第１の集合から受信し、上記各２ビット全加算器のＡ0 、Ｂ0、及びＣ_iは第２の重要度の順位を有する第２の２進データビットを第２の 集合から受信し、上記第１の重要度の順位は上記第２の重要度の順位より１重要 度の順位大きい請求項(7)に記載のけた上げ保管加算器。 (9) 上記各第２のＣ_oは本質的にその親子集合加算器の段内のＡ1及びＢ1からな る群内の入力端子だけに接続されていて次に高い順位の２進データビットを加算 し、上記親子集合加算器の段内のＡ、Ｂ、Ａ0、Ｂ0、第１のＣ_i及び第２のＣ_iは ２番目に高い順位の２進データビットを加算し、 上記各第１のＣ_o及びＳ1は本質的に同一親子集合加算器内のＡ1及びＢ1から なる群内の入力端子だけに接続され、上記親子集合加算器の段内のＡ、Ｂ、Ａ0 、Ｂ0、第１のＣ_i及び第２のＣ_iは次に高い順位の２進データビットを加算し、 上記各Ｓ及びＳ0は本質的に同一親子集合加算器内のＡ、Ｂ、Ａ0、Ｂ0、第 １のＣ_i及び第２のＣ_iだけに接続され、上記親子集合加算器内のＡ1及びＢ1は次 に低い順位の２進データビットを加算する 請求項(7)に記載のけた上げ保管加算器。 (10)上記各集合内の２進データビットの最大数は18である請求項(7)に記載のけ た上げ保管加算器。 (11)上記各集合内の２進データビットの最大数は55である請求項(7)に記載のけ た上げ保管加算器。 (12)複数の２進データビットを加算する方法において、 上記２進データビットを、重要度の順位が同一の２進データビットの全てを 各々が含む複数の集合に編成する段階と、 上記２進データビットの各集合を、相互接続された複数の１ビット及び２ビ ット全加算器を備えた複数の親子集合加算器の少なくとも１つへ入力する段階と 、 上記各親子集合加算器内の１ビット及び２ビット全加算器の連続する段によ って上記２進データビットの数を縮小する段階と、 上記２進データビットの各集合毎に部分和結果及び部分けた上げ結果を生成 する段階と を備えていることを特徴とする方法。