JPH0895754A - 論理演算回路 - Google Patents
論理演算回路Info
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- JPH0895754A JPH0895754A JP6235735A JP23573594A JPH0895754A JP H0895754 A JPH0895754 A JP H0895754A JP 6235735 A JP6235735 A JP 6235735A JP 23573594 A JP23573594 A JP 23573594A JP H0895754 A JPH0895754 A JP H0895754A
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
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- G06F7/523—Multiplying only
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Abstract
(57)【要約】
【目的】 ワレスのトリー回路を有する論理演算回路の
構成を改善することにより、演算器の回路面積、回路遅
延を縮小することを目的とする。 【構成】 多入力の加算を行う論理演算回路において、
負論理入力かつ正論理出力の第１の加算器（ＦＡ２）と
正論理入力かつ負論理出力の第２の加算器（ＦＡ２Ｘ）
とをトリー状に組み合わせた。
構成を改善することにより、演算器の回路面積、回路遅
延を縮小することを目的とする。 【構成】 多入力の加算を行う論理演算回路において、
負論理入力かつ正論理出力の第１の加算器（ＦＡ２）と
正論理入力かつ負論理出力の第２の加算器（ＦＡ２Ｘ）
とをトリー状に組み合わせた。
Description
【０００１】
【産業上の利用分野】本発明は論理演算回路に関し、よ
り詳細には、コンピュータの演算装置等において、例え
ば乗算の高速化等に用いられるワレスのトリー回路に関
する。
り詳細には、コンピュータの演算装置等において、例え
ば乗算の高速化等に用いられるワレスのトリー回路に関
する。
【０００２】
【従来の技術】従来から、コンピュータの演算装置等に
おいて、例えば乗算器の高速化のために、ワレスのトリ
ー回路が用いられている。
おいて、例えば乗算器の高速化のために、ワレスのトリ
ー回路が用いられている。
【０００３】図７は、乗算器に用いられるワレスのトリ
ー回路を有する加算器（ワレスのトリー加算器）の一構
成例を示すブロック図である。このワレスのトリー加算
器は、Ｎビット（Ｎは任意の整数）からなる７個のオペ
ランドを加算するもので、Ｎ個の加算器２１1 〜２１N
と１つの加算器２２（例えば、キャリー伝播加算器：Ｃ
ＰＡ）とから成る。Ｎ個の加算器２１1 〜２１N は各々
１〜Ｎ桁に対応して設けられ、各桁毎に加算処理を行
い、和信号とキャリーとを出力する。例えば、１番目の
桁に対応する加算器２１1 は、７個のオペランドのビッ
トＤ１1 〜Ｄ７7を加算し、加算結果ＳＵＭ1 とキャリ
ーＣＲＹ1 を出力する。加算器２１1 で発生した複数の
キャリーは加算器２１2 に与えられ、ここでの演算に取
り込まれる。加算器２２は加算器２１1 〜２１N からの
加算結果ＳＵＭ1 〜ＳＵＭN とキャリーＣＲＹ1 〜ＣＲ
ＹN を入力し、演算結果（加算結果）Ｓ1 〜ＳN を出力
する。
ー回路を有する加算器（ワレスのトリー加算器）の一構
成例を示すブロック図である。このワレスのトリー加算
器は、Ｎビット（Ｎは任意の整数）からなる７個のオペ
ランドを加算するもので、Ｎ個の加算器２１1 〜２１N
と１つの加算器２２（例えば、キャリー伝播加算器：Ｃ
ＰＡ）とから成る。Ｎ個の加算器２１1 〜２１N は各々
１〜Ｎ桁に対応して設けられ、各桁毎に加算処理を行
い、和信号とキャリーとを出力する。例えば、１番目の
桁に対応する加算器２１1 は、７個のオペランドのビッ
トＤ１1 〜Ｄ７7を加算し、加算結果ＳＵＭ1 とキャリ
ーＣＲＹ1 を出力する。加算器２１1 で発生した複数の
キャリーは加算器２１2 に与えられ、ここでの演算に取
り込まれる。加算器２２は加算器２１1 〜２１N からの
加算結果ＳＵＭ1 〜ＳＵＭN とキャリーＣＲＹ1 〜ＣＲ
ＹN を入力し、演算結果（加算結果）Ｓ1 〜ＳN を出力
する。
【０００４】図８は、図７に示す各加算器２１1 〜２１
N の構成を示すブロック図である。図８では、便宜上、
ｎ桁とｎ＋１桁の構成を示す（１＜ｎ、ｎ＋１＜Ｎ）。
図８に示すように、各加算器２１1 〜２１N は、３入力
２出力の１ビット全加算器ＦＡ１がトリー状に接続され
たワレスのトリー回路で構成されている。このようなト
リー構成にすることで、２つのオペランドを加算した結
果に１つのオペランドを加算し、その結果に１つのオペ
ランドを加算していくといった加算演算に比べ、高速か
つ効率的に加算演算を行うことができる。図８に示すよ
うに、全加算器ＦＡ１を信号伝播方向に４段接続するこ
とで、７入力（例えばＤ１n 〜Ｄ７n ）が２出力（ＳＵ
Ｍn 、ＣＲＹn ）となる。最終段を除く各段で発生した
キャリーは、次の桁に伝播される。例えば、ｎ−１桁で
発生した４つのキャリーは、ｎ桁の３つの全加算器ＦＡ
１に図示するように与えられる。
N の構成を示すブロック図である。図８では、便宜上、
ｎ桁とｎ＋１桁の構成を示す（１＜ｎ、ｎ＋１＜Ｎ）。
図８に示すように、各加算器２１1 〜２１N は、３入力
２出力の１ビット全加算器ＦＡ１がトリー状に接続され
たワレスのトリー回路で構成されている。このようなト
リー構成にすることで、２つのオペランドを加算した結
果に１つのオペランドを加算し、その結果に１つのオペ
ランドを加算していくといった加算演算に比べ、高速か
つ効率的に加算演算を行うことができる。図８に示すよ
うに、全加算器ＦＡ１を信号伝播方向に４段接続するこ
とで、７入力（例えばＤ１n 〜Ｄ７n ）が２出力（ＳＵ
Ｍn 、ＣＲＹn ）となる。最終段を除く各段で発生した
キャリーは、次の桁に伝播される。例えば、ｎ−１桁で
発生した４つのキャリーは、ｎ桁の３つの全加算器ＦＡ
１に図示するように与えられる。
【０００５】図９は、図８に示す各加算器２１1 〜２１
N を構成する３入力２出力全加算器ＦＡ１の構成を示す
ブロック図である。全加算器ＦＡ１は２つの排他的論理
和回路（ＥＸ−ＯＲ）１１及び１２と、３つのナンド回
路１３、１４及び１５とからなる。３つの入力ＤＩＮ
１、ＤＩＮ２及びＤＩＮ３は図示するように与えられ、
この加算結果ＳＵＭとキャリーＣＲＹがそれぞれ排他的
オア回路１２及びナンド回路１４とから得られる。例え
ば、入力ＤＩＮ１＝ＤＩＮ２＝ＤＩＮ３＝１のときは、
ＳＵＭ＝１でＣＲＹ＝１であり、ＤＩＮ１＝ＤＩＮ２＝
１、ＤＩＮ３＝０のときは、ＳＵＭ＝１でＣＲＹ＝０で
ある。このように、全加算器ＦＡ１は、正論理入力かつ
正論理出力の全加算器である。
N を構成する３入力２出力全加算器ＦＡ１の構成を示す
ブロック図である。全加算器ＦＡ１は２つの排他的論理
和回路（ＥＸ−ＯＲ）１１及び１２と、３つのナンド回
路１３、１４及び１５とからなる。３つの入力ＤＩＮ
１、ＤＩＮ２及びＤＩＮ３は図示するように与えられ、
この加算結果ＳＵＭとキャリーＣＲＹがそれぞれ排他的
オア回路１２及びナンド回路１４とから得られる。例え
ば、入力ＤＩＮ１＝ＤＩＮ２＝ＤＩＮ３＝１のときは、
ＳＵＭ＝１でＣＲＹ＝１であり、ＤＩＮ１＝ＤＩＮ２＝
１、ＤＩＮ３＝０のときは、ＳＵＭ＝１でＣＲＹ＝０で
ある。このように、全加算器ＦＡ１は、正論理入力かつ
正論理出力の全加算器である。
【０００６】
【発明が解決しようとする課題】しかしながら、上述し
た従来技術には、次のような問題点がある。
た従来技術には、次のような問題点がある。
【０００７】通常、１ビットの全加算器ＦＡ１をＣＭＯ
Ｓ回路で構成するには、合計３２個のトランジスタを必
要とする。すなわち、排他的オア回路１１及び１２はそ
れぞれ１０個のトランジスタからなり、３つのナンド回
路１３〜１５はそれぞれ４個のトランジスタからなる。
ワレスのトリー回路は、このような全加算器を複数個用
いているため、回路規模が大きくなってしまう。乗算器
では、図７に示すようなワレスのトリー回路が占める部
分が大なので、乗算器をチップ上に形成するには大きな
面積を必要とする。
Ｓ回路で構成するには、合計３２個のトランジスタを必
要とする。すなわち、排他的オア回路１１及び１２はそ
れぞれ１０個のトランジスタからなり、３つのナンド回
路１３〜１５はそれぞれ４個のトランジスタからなる。
ワレスのトリー回路は、このような全加算器を複数個用
いているため、回路規模が大きくなってしまう。乗算器
では、図７に示すようなワレスのトリー回路が占める部
分が大なので、乗算器をチップ上に形成するには大きな
面積を必要とする。
【０００８】また、全加算器ＦＡのクリティカルパスは
排他的オア回路１１、ナンド回路１３及びナンド回路１
４であり、信号が伝播するのにかなりの時間を必要とす
る。ワレスのトリー回路はこのような全加算器を複数段
接続しているため、ここで生じる遅延時間は大きなもの
となる。
排他的オア回路１１、ナンド回路１３及びナンド回路１
４であり、信号が伝播するのにかなりの時間を必要とす
る。ワレスのトリー回路はこのような全加算器を複数段
接続しているため、ここで生じる遅延時間は大きなもの
となる。
【０００９】本発明は上記従来技術の問題点を解決し、
ワレスのトリー回路を有する論理演算回路の構成を改善
することにより、演算器の回路面積、回路遅延を縮小す
ることを目的とする。
ワレスのトリー回路を有する論理演算回路の構成を改善
することにより、演算器の回路面積、回路遅延を縮小す
ることを目的とする。
【００１０】
【課題を解決するための手段】上記課題を解決するため
の本発明の論理演算回路は、以下の通り構成される。
の本発明の論理演算回路は、以下の通り構成される。
【００１１】請求項１に記載の発明は、多入力の加算を
行う論理演算回路において、負論理入力かつ正論理出力
の第１の加算器と正論理入力かつ負論理出力の第２の加
算器とをトリー状に組み合わせた構成である。
行う論理演算回路において、負論理入力かつ正論理出力
の第１の加算器と正論理入力かつ負論理出力の第２の加
算器とをトリー状に組み合わせた構成である。
【００１２】請求項２に記載の発明は、前記第１及び第
２の加算器は全加算器である。
２の加算器は全加算器である。
【００１３】請求項３に記載の発明は、多入力のうちの
所定の入力を反転して第１又は第２の加算器に与えるイ
ンバータを含む。
所定の入力を反転して第１又は第２の加算器に与えるイ
ンバータを含む。
【００１４】請求項４に記載の発明は、多入力を受ける
第１又は第２の加算器の所定の入力を所定の値に固定す
る。
第１又は第２の加算器の所定の入力を所定の値に固定す
る。
【００１５】請求項５に記載の発明は、多入力を受ける
第１又は第２の加算器は全加算器と半加算器とを有す
る。
第１又は第２の加算器は全加算器と半加算器とを有す
る。
【００１６】請求項６に記載の発明は、前記第１及び第
２の加算器は１ビットの加算器である。
２の加算器は１ビットの加算器である。
【００１７】
【作用】請求項１記載の発明によれば、上記２種類の加
算器を組み合わせることで、所定の論理演算を行うこと
ができる。通常、加算器はＣＭＯＳ回路等で構成される
が、ＣＭＯＳ回路で構成出来る回路の基本はインバータ
である。従来は、正論理入力を正論理で演算処理し、正
論理で出力するために、ＣＭＯＳ回路で正論理入力、正
論理出力の回路を構成していた。これに対し、請求項１
に記載の発明では、２種類の加算器は、正論理入力、負
論理出力のものと、負論理入力、正論理出力のものとで
構成するため、ＣＭＯＳ回路の本来の特性をそのまま利
用して回路を形成することができる。従って、当然に正
論理入力、正論理出力の加算器に比べ、少ない数のトラ
ンジスタで２種類の加算器を構成することができるの
で、論理演算回路を構成するに必要な面積や回路で生じ
る遅延を減少させることができる。
算器を組み合わせることで、所定の論理演算を行うこと
ができる。通常、加算器はＣＭＯＳ回路等で構成される
が、ＣＭＯＳ回路で構成出来る回路の基本はインバータ
である。従来は、正論理入力を正論理で演算処理し、正
論理で出力するために、ＣＭＯＳ回路で正論理入力、正
論理出力の回路を構成していた。これに対し、請求項１
に記載の発明では、２種類の加算器は、正論理入力、負
論理出力のものと、負論理入力、正論理出力のものとで
構成するため、ＣＭＯＳ回路の本来の特性をそのまま利
用して回路を形成することができる。従って、当然に正
論理入力、正論理出力の加算器に比べ、少ない数のトラ
ンジスタで２種類の加算器を構成することができるの
で、論理演算回路を構成するに必要な面積や回路で生じ
る遅延を減少させることができる。
【００１８】請求項２記載の発明は、第１及び第２の加
算器が全加算器であることを規定するものである。
算器が全加算器であることを規定するものである。
【００１９】請求項３記載の発明によれば、２種類の加
算器を使用する関係で、入力の数によっては入力の論理
と加算器の論理とを整合させることができない場合が生
じるが、インバータを用いて論理を反転させることで、
入力の論理と加算器の論理を整合させることができる。
算器を使用する関係で、入力の数によっては入力の論理
と加算器の論理とを整合させることができない場合が生
じるが、インバータを用いて論理を反転させることで、
入力の論理と加算器の論理を整合させることができる。
【００２０】請求項４記載の発明によれば、２種類の加
算器を使用する関係で、入力の数によっては入力の論理
と加算器の論理とを整合させることができない場合が生
じるが、第１又は第２の加算器に冗長性を持たせ、入力
を受け取らない端子を設け、これを所定の値に固定する
ことで、入力の論理と加算器の論理を整合させることが
できる。
算器を使用する関係で、入力の数によっては入力の論理
と加算器の論理とを整合させることができない場合が生
じるが、第１又は第２の加算器に冗長性を持たせ、入力
を受け取らない端子を設け、これを所定の値に固定する
ことで、入力の論理と加算器の論理を整合させることが
できる。
【００２１】請求項５記載の発明によれば、２種類の加
算器を使用する関係で、入力の数によっては入力の論理
と加算器の論理とを整合させることができない場合が生
じるが、上記２種類の全加算器に加え半加算器を用いる
ことで、冗長性なく、入力の論理と加算器の論理を整合
させることができる。
算器を使用する関係で、入力の数によっては入力の論理
と加算器の論理とを整合させることができない場合が生
じるが、上記２種類の全加算器に加え半加算器を用いる
ことで、冗長性なく、入力の論理と加算器の論理を整合
させることができる。
【００２２】請求項６記載の発明は、２種類の加算器は
１ビットの加算器であることを規定するものである。
１ビットの加算器であることを規定するものである。
【００２３】
【実施例】図１は、本発明の第１の実施例による１ビッ
ト全加算器を示す図である。より詳細には、図１（Ａ）
は正論理入力、負論理出力の１ビット全加算器ＦＡ２を
示し、図１（Ｂ）は負論理入力、正論理出力の１ビット
全加算器ＦＡ２Ｘを示す。図１（Ａ）に示す正論理入
力、負論理出力の１ビット全加算器ＦＡ２は、排他的オ
ア回路３１と、排他的ノア回路３２と、２つのアンド回
路３３ａ、３３ｂ及び１つのノア回路３３ｃからなる複
合ゲート回路３３とからなる。接続関係を詳細に説明す
ると、正論理入力の入力端子ＤＩＮ１は排他的オア回路
３１とアンド回路３３ｂに接続され、正論理入力の入力
端子ＤＩＮ２は排他的ノア回路３２とアンド回路３３ａ
に接続され、正論理入力の入力端子ＤＩＮ３は排他的オ
ア回路３１とアンド回路３３ｂに接続されている。排他
的オア回路３１の出力は、排他的ノア回路３２の入力及
びアンド回路３３ａの入力に接続されている。アンド回
路３３ａ及び３３ｂはノア回路３３ｃの入力に接続され
ている。負論理の出力である加算結果ＳＵＭＸは排他的
ノア回路３２の出力であり、負論理の出力であるキャリ
ーＣＲＹＸは複合ゲート回路３３の出力である。 ＤＩ
Ｎ１＝ＤＩＮ２＝ＤＩＮ３＝１のとき、ＳＵＭＸ＝ＣＲ
ＹＸ＝０であり、ＤＩＮ１＝ＤＩＮ２＝ＤＩＮ３＝０の
とき、ＳＵＭＸ＝ＣＲＹＸ＝１である。
ト全加算器を示す図である。より詳細には、図１（Ａ）
は正論理入力、負論理出力の１ビット全加算器ＦＡ２を
示し、図１（Ｂ）は負論理入力、正論理出力の１ビット
全加算器ＦＡ２Ｘを示す。図１（Ａ）に示す正論理入
力、負論理出力の１ビット全加算器ＦＡ２は、排他的オ
ア回路３１と、排他的ノア回路３２と、２つのアンド回
路３３ａ、３３ｂ及び１つのノア回路３３ｃからなる複
合ゲート回路３３とからなる。接続関係を詳細に説明す
ると、正論理入力の入力端子ＤＩＮ１は排他的オア回路
３１とアンド回路３３ｂに接続され、正論理入力の入力
端子ＤＩＮ２は排他的ノア回路３２とアンド回路３３ａ
に接続され、正論理入力の入力端子ＤＩＮ３は排他的オ
ア回路３１とアンド回路３３ｂに接続されている。排他
的オア回路３１の出力は、排他的ノア回路３２の入力及
びアンド回路３３ａの入力に接続されている。アンド回
路３３ａ及び３３ｂはノア回路３３ｃの入力に接続され
ている。負論理の出力である加算結果ＳＵＭＸは排他的
ノア回路３２の出力であり、負論理の出力であるキャリ
ーＣＲＹＸは複合ゲート回路３３の出力である。 ＤＩ
Ｎ１＝ＤＩＮ２＝ＤＩＮ３＝１のとき、ＳＵＭＸ＝ＣＲ
ＹＸ＝０であり、ＤＩＮ１＝ＤＩＮ２＝ＤＩＮ３＝０の
とき、ＳＵＭＸ＝ＣＲＹＸ＝１である。
【００２４】図１（Ｂ）に示す負論理入力、正論理出力
の１ビット全加算器ＦＡ２Ｘは、排他的ノア回路４１
と、排他的オア回路４２と、２つのオア回路４３ａ、４
３ｂ及び１つのナンド回路４３ｃからなる複合ゲート回
路４３とからなる。接続関係を詳細に説明すると、負論
理入力の入力端子ＤＩＮ１Ｘは排他的ノア回路４１とオ
ア回路４３ｂに接続され、負論理入力入力端子ＤＩＮ２
Ｘは排他的オア回路４２とオア回路４３ａに接続され、
負論理入力の入力端子ＤＩＮ３Ｘは排他的ノア回路４１
とオア回路４３ｂに接続されている。排他的ノア回路４
１の出力は、排他的オア回路４２の入力及びオア回路４
３ａの入力に接続されている。オア回路４３ａ及び４３
ｂはナンド回路４３ｃの入力に接続されている。正論理
の出力である加算結果ＳＵＭは排他的オア回路４２の出
力であり、正論理の出力であるキャリーＣＲＹは複合ゲ
ート回路４３の出力である。ＤＩＮ１Ｘ＝ＤＩＮ２Ｘ＝
ＤＩＮ３Ｘ＝１のとき、ＳＵＭＸ＝ＣＲＹＸ＝０であ
り、ＤＩＮ１Ｘ＝ＤＩＮ２Ｘ＝ＤＩＮ３Ｘ＝０のとき、
ＳＵＭ＝ＣＲＹ＝１である。
の１ビット全加算器ＦＡ２Ｘは、排他的ノア回路４１
と、排他的オア回路４２と、２つのオア回路４３ａ、４
３ｂ及び１つのナンド回路４３ｃからなる複合ゲート回
路４３とからなる。接続関係を詳細に説明すると、負論
理入力の入力端子ＤＩＮ１Ｘは排他的ノア回路４１とオ
ア回路４３ｂに接続され、負論理入力入力端子ＤＩＮ２
Ｘは排他的オア回路４２とオア回路４３ａに接続され、
負論理入力の入力端子ＤＩＮ３Ｘは排他的ノア回路４１
とオア回路４３ｂに接続されている。排他的ノア回路４
１の出力は、排他的オア回路４２の入力及びオア回路４
３ａの入力に接続されている。オア回路４３ａ及び４３
ｂはナンド回路４３ｃの入力に接続されている。正論理
の出力である加算結果ＳＵＭは排他的オア回路４２の出
力であり、正論理の出力であるキャリーＣＲＹは複合ゲ
ート回路４３の出力である。ＤＩＮ１Ｘ＝ＤＩＮ２Ｘ＝
ＤＩＮ３Ｘ＝１のとき、ＳＵＭＸ＝ＣＲＹＸ＝０であ
り、ＤＩＮ１Ｘ＝ＤＩＮ２Ｘ＝ＤＩＮ３Ｘ＝０のとき、
ＳＵＭ＝ＣＲＹ＝１である。
【００２５】本発明の第１の実施例では、図１（Ａ）及
び図１（Ｂ）に示す２種類の１ビット全加算器を用い
て、図２に示すようにワレスのトリー回路を構成する。
図２に示す構成は、図７に示すワレスのトリー加算器の
ｎ桁及びｎ＋１桁の構成を示すもので、図８に示す従来
構成に対応する。例えば、ｎ桁は３つの正論理入力、負
論理出力の全加算器（ＦＡ２）５１、５２及び５４と、
２つの負論理入力、正論理出力の全加算器（ＦＡ２Ｘ）
５３及び５５とからなる。初段の２つの全加算器５１及
び５２は７つのオペランドのｎ桁目のビットＤ１n 〜ｄ
６n を受け、２段目の全加算器５３は全加算器５２の出
力と、ｎ−１桁からの２つのキャリーを受ける。３段目
の全加算器５４は、全加算器５３の出力と、ｎ−１桁か
らの１つのキャリーと、ビットＤ７n を受ける。４段目
の全加算器５５は、全加算器５１及び５４の出力とｎ−
１桁からの１つのキャリーを受け、加算結果ＳＵＭn と
キャリーＣＲＹn を出力する。他の桁も同様に構成され
ている。
び図１（Ｂ）に示す２種類の１ビット全加算器を用い
て、図２に示すようにワレスのトリー回路を構成する。
図２に示す構成は、図７に示すワレスのトリー加算器の
ｎ桁及びｎ＋１桁の構成を示すもので、図８に示す従来
構成に対応する。例えば、ｎ桁は３つの正論理入力、負
論理出力の全加算器（ＦＡ２）５１、５２及び５４と、
２つの負論理入力、正論理出力の全加算器（ＦＡ２Ｘ）
５３及び５５とからなる。初段の２つの全加算器５１及
び５２は７つのオペランドのｎ桁目のビットＤ１n 〜ｄ
６n を受け、２段目の全加算器５３は全加算器５２の出
力と、ｎ−１桁からの２つのキャリーを受ける。３段目
の全加算器５４は、全加算器５３の出力と、ｎ−１桁か
らの１つのキャリーと、ビットＤ７n を受ける。４段目
の全加算器５５は、全加算器５１及び５４の出力とｎ−
１桁からの１つのキャリーを受け、加算結果ＳＵＭn と
キャリーＣＲＹn を出力する。他の桁も同様に構成され
ている。
【００２６】図２の構成において、入力Ｄ１n 〜Ｄ７n
に対する出力ＳＵＭn 及びキャリーＣＲＹn の値は、図
８の構成における値と同一である。
に対する出力ＳＵＭn 及びキャリーＣＲＹn の値は、図
８の構成における値と同一である。
【００２７】図１（Ａ）の構成をＣＭＯＳ回路で構成す
ると、排他的オア回路３１及び排他的ノア回路はそれぞ
れ１０個のトランジスタで構成され、複合ゲート回路３
３は８個のトランジスタで構成される。よって、図１
（Ａ）の回路を合計２８個のトランジスタで構成でき
る。同様に図１（Ｂ）の回路も合計２８個のトランジス
タで構成できる。また、図１（Ａ）及び（Ｂ）の回路の
クリティカルパス（（Ａ）では３１と３３、（Ｂ）では
４１と４３）を構成するトランジスタは１８個である。
このように、図１（Ａ）及び（Ｂ）の２種類の全加算器
を用いることで、図９に示す全加算器を用いた場合に比
べ、構成が簡単になり回路が占める面積が減少し、また
回路で発生する遅延を縮小でき演算を高速に行うことが
できる。
ると、排他的オア回路３１及び排他的ノア回路はそれぞ
れ１０個のトランジスタで構成され、複合ゲート回路３
３は８個のトランジスタで構成される。よって、図１
（Ａ）の回路を合計２８個のトランジスタで構成でき
る。同様に図１（Ｂ）の回路も合計２８個のトランジス
タで構成できる。また、図１（Ａ）及び（Ｂ）の回路の
クリティカルパス（（Ａ）では３１と３３、（Ｂ）では
４１と４３）を構成するトランジスタは１８個である。
このように、図１（Ａ）及び（Ｂ）の２種類の全加算器
を用いることで、図９に示す全加算器を用いた場合に比
べ、構成が簡単になり回路が占める面積が減少し、また
回路で発生する遅延を縮小でき演算を高速に行うことが
できる。
【００２８】図３は、本発明の第２の実施例を示すブロ
ック図である。図３に示す構成は、Ｎ桁のオペランド４
つを加算するワレスのトリー回路のｎ桁及びＮ＋１桁で
ある。ｎ桁の正論理入力Ｄ１n 〜Ｄ４n から加算出力Ｓ
ＵＭn 及びキャリーＣＲＹnを得るために、１つの全加
算器（ＦＡ２）６１と１つの全加算器（ＦＡ２Ｘ）６２
とを２段に接続している。初段の全加算器６１は入力Ｄ
１n 〜Ｄ３n を入力する。残りの入力Ｄ４n は正論理入
力なので、正論理入力の全加算器（ＦＡ２）に入力する
必要がある。しかしながら、全加算器６１は３入力であ
り、全加算器６２は負論理入力である。よって、第２の
実施例では、インバータＩＮＶ１を通して正論理入力Ｄ
４n を反転して、全加算器６２の入力ＤＩＮ３Ｘに与え
ている。なお、全加算器６２は論理を反転した入力Ｄ４
n に加え、全加算器６１の負論理出力と、ｎ−１桁から
の負論理のキャリーとを受け、正論理の加算結果ＳＵＭ
nと正論理のキャリーＣＲＹn とを出力する。他の桁も
ｎ桁と同様に構成される。このように、入力の数によっ
て入力と加算器の論理が合わないときにはインバータを
設けて論理を反転して整合させることで、図１（Ａ）及
び（Ｂ）に示す２種類の全加算器でワレスのトリー回路
を構成することにより、乗算器などの演算器を実現する
ことができる。図３に示す構成は、全加算器の３入力を
すべて使用しているため、回路構成上の冗長性がない。
なお、図３の構成では、全加算器ＦＡ２Ｘの入力にイン
バータＩＮＶを設けているが、回路の構成又は入力信号
の論理によっては、全加算器ＦＡ２の入力にインバータ
を設けることもできる。
ック図である。図３に示す構成は、Ｎ桁のオペランド４
つを加算するワレスのトリー回路のｎ桁及びＮ＋１桁で
ある。ｎ桁の正論理入力Ｄ１n 〜Ｄ４n から加算出力Ｓ
ＵＭn 及びキャリーＣＲＹnを得るために、１つの全加
算器（ＦＡ２）６１と１つの全加算器（ＦＡ２Ｘ）６２
とを２段に接続している。初段の全加算器６１は入力Ｄ
１n 〜Ｄ３n を入力する。残りの入力Ｄ４n は正論理入
力なので、正論理入力の全加算器（ＦＡ２）に入力する
必要がある。しかしながら、全加算器６１は３入力であ
り、全加算器６２は負論理入力である。よって、第２の
実施例では、インバータＩＮＶ１を通して正論理入力Ｄ
４n を反転して、全加算器６２の入力ＤＩＮ３Ｘに与え
ている。なお、全加算器６２は論理を反転した入力Ｄ４
n に加え、全加算器６１の負論理出力と、ｎ−１桁から
の負論理のキャリーとを受け、正論理の加算結果ＳＵＭ
nと正論理のキャリーＣＲＹn とを出力する。他の桁も
ｎ桁と同様に構成される。このように、入力の数によっ
て入力と加算器の論理が合わないときにはインバータを
設けて論理を反転して整合させることで、図１（Ａ）及
び（Ｂ）に示す２種類の全加算器でワレスのトリー回路
を構成することにより、乗算器などの演算器を実現する
ことができる。図３に示す構成は、全加算器の３入力を
すべて使用しているため、回路構成上の冗長性がない。
なお、図３の構成では、全加算器ＦＡ２Ｘの入力にイン
バータＩＮＶを設けているが、回路の構成又は入力信号
の論理によっては、全加算器ＦＡ２の入力にインバータ
を設けることもできる。
【００２９】図４は、本発明の第３の実施例を示すブロ
ック図である。第３の実施例は、入力の数によって入力
と加算器の論理の整合が取れない場合の別の解決手段で
ある。図４において、図２と同一の構成部品には同一の
参照番号を付してある。図４の構成と図２の構成とはほ
ぼ同一であるが、図４の構成は６入力Ｄ１n 〜Ｄ６nを
処理する。例えば、７つのオペランドＤ１〜Ｄ７におい
て、特定の桁において、いくつかのオペランドの入力値
が予めわかっている場合がある。図４に示す構成は、こ
のような場合に有効である。
ック図である。第３の実施例は、入力の数によって入力
と加算器の論理の整合が取れない場合の別の解決手段で
ある。図４において、図２と同一の構成部品には同一の
参照番号を付してある。図４の構成と図２の構成とはほ
ぼ同一であるが、図４の構成は６入力Ｄ１n 〜Ｄ６nを
処理する。例えば、７つのオペランドＤ１〜Ｄ７におい
て、特定の桁において、いくつかのオペランドの入力値
が予めわかっている場合がある。図４に示す構成は、こ
のような場合に有効である。
【００３０】図４において、ｎ桁の全加算器５１の入力
ＤＩＮ１を接地し、全加算器５４に入力Ｄ６n を与え
る。他の部分は図２に示す構成と同じである。また、他
の桁もｎ桁と同様に構成されている。このように、全加
算器の構成に多少の冗長性はあるが、入力をゼロ（接地
レベル）に固定することで入力数によらず整合がとれ、
図１（Ａ）及び（Ｂ）に示す２種類の全加算器を用い
て、簡単な構成で演算を高速に行うことができる。
ＤＩＮ１を接地し、全加算器５４に入力Ｄ６n を与え
る。他の部分は図２に示す構成と同じである。また、他
の桁もｎ桁と同様に構成されている。このように、全加
算器の構成に多少の冗長性はあるが、入力をゼロ（接地
レベル）に固定することで入力数によらず整合がとれ、
図１（Ａ）及び（Ｂ）に示す２種類の全加算器を用い
て、簡単な構成で演算を高速に行うことができる。
【００３１】なお、図４の構成では、冗長な入力を接地
レベル（”０”）に固定していたが、入力によっては”
１”に固定する。また、冗長な入力を有する全加算器
は、初段に限られず、他の段の加算器であっても良い。
レベル（”０”）に固定していたが、入力によっては”
１”に固定する。また、冗長な入力を有する全加算器
は、初段に限られず、他の段の加算器であっても良い。
【００３２】図５及び図６は、本発明の第４の実施例を
示すブロック図である。図５は、図６に示すワレスのト
リー回路で用いられる半加算器ＨＡの構成を示す。第４
の実施例も第２及び第３の実施例と同様に、入力の数に
よって入力と加算器の論理の整合が取れない場合の解決
手段である。図６において、図４と同一の構成部品には
同一の参照番号を付してある。図４の実施例では、冗長
な入力を有する全加算器を用いていたが、第４の実施例
ではこの冗長な全加算器を図５に示す半加算器に置き換
えたものである。図６において、ｎ桁目の半加算器（Ｈ
Ａ）８１は、図４に示す全加算器５１を置き換えたもの
である。他の部分は、図４に示す構成と同様である。
示すブロック図である。図５は、図６に示すワレスのト
リー回路で用いられる半加算器ＨＡの構成を示す。第４
の実施例も第２及び第３の実施例と同様に、入力の数に
よって入力と加算器の論理の整合が取れない場合の解決
手段である。図６において、図４と同一の構成部品には
同一の参照番号を付してある。図４の実施例では、冗長
な入力を有する全加算器を用いていたが、第４の実施例
ではこの冗長な全加算器を図５に示す半加算器に置き換
えたものである。図６において、ｎ桁目の半加算器（Ｈ
Ａ）８１は、図４に示す全加算器５１を置き換えたもの
である。他の部分は、図４に示す構成と同様である。
【００３３】図５において、半加算器ＨＡは排他的ノア
回路７１とナンド回路７２とを有する。正論理の入力Ｄ
ＩＮ１及びＤＩＮ２はそれぞれ排他的ノア回路７１とナ
ンド回路７２に与えられ、それぞれ負論理の加算結果Ｓ
ＵＭＸ及び負論理のキャリーＣＲＹＸが出力される。な
お、半加算器ＨＡをＣＭＯＳ回路で構成した場合、排他
的ノア回路７１は１０個のトランジスタで構成され、ナ
ンド回路７２は４個のトランジスタで構成される。
回路７１とナンド回路７２とを有する。正論理の入力Ｄ
ＩＮ１及びＤＩＮ２はそれぞれ排他的ノア回路７１とナ
ンド回路７２に与えられ、それぞれ負論理の加算結果Ｓ
ＵＭＸ及び負論理のキャリーＣＲＹＸが出力される。な
お、半加算器ＨＡをＣＭＯＳ回路で構成した場合、排他
的ノア回路７１は１０個のトランジスタで構成され、ナ
ンド回路７２は４個のトランジスタで構成される。
【００３４】図４及び図５の構成によれば、２種類の全
加算器及び半加算器を用いることで、入力数にかかわら
ず論理の整合がとれ、簡単な構成で演算を高速に行うこ
とができる。
加算器及び半加算器を用いることで、入力数にかかわら
ず論理の整合がとれ、簡単な構成で演算を高速に行うこ
とができる。
【００３５】以上、本発明の第１ないし第４の実施例を
説明した。第１ないし第４の実施例によるワレスのトリ
ー回路は、正論理入力、正論理出力の回路であったが、
２種類の１ビット全加算器ＦＡ２及びＦＡ２Ｘを入れ替
えることにより、負論理入力、負論理出力のワレスのト
リー回路を構成することができる。また、負論理入力、
正論理出力のワレスのトリー回路や正論理入力、負論理
出力のワレスのトリー回路を構成することができる。
説明した。第１ないし第４の実施例によるワレスのトリ
ー回路は、正論理入力、正論理出力の回路であったが、
２種類の１ビット全加算器ＦＡ２及びＦＡ２Ｘを入れ替
えることにより、負論理入力、負論理出力のワレスのト
リー回路を構成することができる。また、負論理入力、
正論理出力のワレスのトリー回路や正論理入力、負論理
出力のワレスのトリー回路を構成することができる。
【００３６】また、加算器はＣＭＯＳ回路に限られず、
他の電界効果トランジスタ、例えばＭＯＳトランジスタ
を用いたｎＭＯＳ回路、ＭＩＳトランジスタ、ＭＥＳト
ランジスタ等を用いて構成することもできる。
他の電界効果トランジスタ、例えばＭＯＳトランジスタ
を用いたｎＭＯＳ回路、ＭＩＳトランジスタ、ＭＥＳト
ランジスタ等を用いて構成することもできる。
【００３７】
【発明の効果】請求項１記載の発明によれば、上記２種
類の加算器を組み合わせることで、所定の論理演算を行
うことができる。通常、加算器はＣＭＯＳ回路等で構成
されるが、ＣＭＯＳ回路で構成出来る回路の基本はイン
バータである。従来は、正論理入力を正論理で演算処理
し、正論理で出力するために、ＣＭＯＳ回路で正論理入
力、正論理出力の回路を構成していた。これに対し、請
求項１に記載の発明では、２種類の加算器は、正論理入
力、負論理出力のものと、負論理入力、正論理出力のも
のとで構成するため、ＣＭＯＳ回路の本来の特性をその
まま利用して回路を形成することができる。従って、当
然に正論理入力、正論理出力の加算器に比べ、少ない数
のトランジスタで２種類の加算器を構成することができ
るので、論理演算回路を構成するに必要な面積や回路で
生じる遅延を減少させることができる。
類の加算器を組み合わせることで、所定の論理演算を行
うことができる。通常、加算器はＣＭＯＳ回路等で構成
されるが、ＣＭＯＳ回路で構成出来る回路の基本はイン
バータである。従来は、正論理入力を正論理で演算処理
し、正論理で出力するために、ＣＭＯＳ回路で正論理入
力、正論理出力の回路を構成していた。これに対し、請
求項１に記載の発明では、２種類の加算器は、正論理入
力、負論理出力のものと、負論理入力、正論理出力のも
のとで構成するため、ＣＭＯＳ回路の本来の特性をその
まま利用して回路を形成することができる。従って、当
然に正論理入力、正論理出力の加算器に比べ、少ない数
のトランジスタで２種類の加算器を構成することができ
るので、論理演算回路を構成するに必要な面積や回路で
生じる遅延を減少させることができる。
【００３８】請求項３記載の発明によれば、２種類の加
算器を使用する関係で、入力の数によっては入力の論理
と加算器の論理とを整合させることができない場合が生
じるが、インバータを用いて論理を反転させることで、
入力の論理と加算器の論理を整合させることができる。
算器を使用する関係で、入力の数によっては入力の論理
と加算器の論理とを整合させることができない場合が生
じるが、インバータを用いて論理を反転させることで、
入力の論理と加算器の論理を整合させることができる。
【００３９】請求項４記載の発明によれば、２種類の加
算器を使用する関係で、入力の数によっては入力の論理
と加算器の論理とを整合させることができない場合が生
じるが、第１又は第２の加算器に冗長性を持たせ、入力
を受け取らない端子を設け、これを所定の値に固定する
ことで、入力の論理と加算器の論理を整合させることが
できる。
算器を使用する関係で、入力の数によっては入力の論理
と加算器の論理とを整合させることができない場合が生
じるが、第１又は第２の加算器に冗長性を持たせ、入力
を受け取らない端子を設け、これを所定の値に固定する
ことで、入力の論理と加算器の論理を整合させることが
できる。
【００４０】請求項５記載の発明によれば、２種類の加
算器を使用する関係で、入力の数によっては入力の論理
と加算器の論理とを整合させることができない場合が生
じるが、上記２種類の全加算器に加え半加算器を用いる
ことで、冗長性なく、入力の論理と加算器の論理を整合
させることができる。
算器を使用する関係で、入力の数によっては入力の論理
と加算器の論理とを整合させることができない場合が生
じるが、上記２種類の全加算器に加え半加算器を用いる
ことで、冗長性なく、入力の論理と加算器の論理を整合
させることができる。
【図１】本発明の第１の実施例で用いられる２種類の全
加算器の構成を示すブロック図である。
加算器の構成を示すブロック図である。
【図２】図１に示す２種類の全加算器を用いたワレスの
トリー回路の一例を示すブロック図である。
トリー回路の一例を示すブロック図である。
【図３】本発明の第２の実施例を示すブロック図であ
る。
る。
【図４】本発明の第３の実施例を示すブロック図であ
る。
る。
【図５】本発明の第４の実施例で用いられる半加算器の
構成を示すブロック図である。
構成を示すブロック図である。
【図６】本発明の第４の実施例を示すブロック図であ
る。
る。
【図７】乗算器の一部を構成するワレスのトリー回路及
びキャリー伝播加算器のブロック図である。
びキャリー伝播加算器のブロック図である。
【図８】図７に示す各加算器の内部の従来構成を示す図
である。
である。
【図９】図８に示す各加算器の内部の従来構成を示す図
である。
である。
１１、１２ 排他的オア回路 １３、１４、１５ ナンド回路 ３１ 排他的オア回路 ３２ 排他的ノア回路 ３３ 複合ゲート回路 ４１ 排他的ノア回路 ４２ 排他的オア回路 ４３ 複合ゲート
Claims (6)
- 【請求項１】 多入力の加算を行う論理演算回路におい
て、 負論理入力かつ正論理出力の第１の加算器と正論理入力
かつ負論理出力の第２の加算器とをトリー状に組み合わ
せたことを特徴とする論理演算回路。 - 【請求項２】 前記第１及び第２の加算器は全加算器で
あることを特徴とする請求項１記載の論理演算回路。 - 【請求項３】 多入力のうちの所定の入力を反転して第
１又は第２の加算器に与えるインバータを含むことを特
徴とする請求項１又は２に記載の論理演算回路。 - 【請求項４】 多入力を受ける第１又は第２の加算器の
所定の入力を所定の値に固定することを特徴とする請求
項１ないし３に記載の論理演算回路。 - 【請求項５】 多入力を受ける第１又は第２の加算器は
全加算器と半加算器とを有することを特徴とする請求項
１記載の論理演算回路。 - 【請求項６】 前記第１及び第２の加算器は１ビットの
加算器であることを特徴とする請求項１ないし５のいず
れか一項記載の論理演算回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6235735A JPH0895754A (ja) | 1994-09-29 | 1994-09-29 | 論理演算回路 |
| US08/518,715 US5617345A (en) | 1994-09-29 | 1995-08-24 | Logical operation circuit and device having the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6235735A JPH0895754A (ja) | 1994-09-29 | 1994-09-29 | 論理演算回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0895754A true JPH0895754A (ja) | 1996-04-12 |
Family
ID=16990451
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6235735A Pending JPH0895754A (ja) | 1994-09-29 | 1994-09-29 | 論理演算回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5617345A (ja) |
| JP (1) | JPH0895754A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6510510B1 (en) * | 1996-01-25 | 2003-01-21 | Analog Devices, Inc. | Digital signal processor having distributed register file |
| US9471278B2 (en) * | 2014-09-25 | 2016-10-18 | Texas Instruments Incorporated | Low area full adder with shared transistors |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01103737A (ja) * | 1987-07-17 | 1989-04-20 | Sumitomo Electric Ind Ltd | 加算器 |
| US4970677A (en) * | 1989-06-05 | 1990-11-13 | Harris Corporation | Full adder circuit with improved carry and sum logic gates |
| JPH03177922A (ja) * | 1989-12-06 | 1991-08-01 | Sharp Corp | ワレスのトリー回路 |
| JPH03271931A (ja) * | 1990-03-20 | 1991-12-03 | Fujitsu Ltd | 多入力加算回路 |
| JPH06110657A (ja) * | 1992-09-28 | 1994-04-22 | Sharp Corp | 乗算器 |
| US5504915A (en) * | 1993-08-05 | 1996-04-02 | Hyundai Electronics America | Modified Wallace-Tree adder for high-speed binary multiplier, structure and method |
-
1994
- 1994-09-29 JP JP6235735A patent/JPH0895754A/ja active Pending
-
1995
- 1995-08-24 US US08/518,715 patent/US5617345A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US5617345A (en) | 1997-04-01 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20040323 |