JPH0235751A - ゲートアレイ集積回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明のゲートアレイ集積回路に関し、特に高速動作を
するゲートアレイ集積回路に関して、既存のＬＳＩテス
ターによるテストを可能とする機能なウェハ上に構築て
きるゲートアレイ集積回路に関する。

［従来の技術］ 近年、集積回路の集積度の向上と共に、動作速度も高速
となってきた。特ζこ、ゲートアレイ集積回路の普及に
はめざましいものかある。第２図ここゲートアレイ集積
回路の基本図を示す。図中、１１はゲートアレイ集積回
路チップてあり、】２は複数のトランジスタにより構成
される基本セルをアレイ状に配置した基本セルアレイで
あり、１３は入出力用の回路を構成する入出力部である
。ゲートアレイ集積回路は、配線工程を残したまま、ウ
ェハ上とこ第２図のようなチップを複数配置しておき、
所定の回路の実現は配線工程のみて行う。

ＣＡＤの普及により、配線の自動化も可能となる。

近年、ユーザーの要求により、高速動作を行うゲートア
レイ集積回路が普及してきており、ＣＭＯＳゲートアレ
イの高速化や、ＥＣＬゲートアレイが普及してきており
、今後この傾向は、さらに深まることが予想される。

［発明が解決しようとする問題点］ このような高速ゲートアレイ集積回路の高速論理動作の
チエツクが困難となってきている。特に、ウェハからＬ
ＳＩチップへの切り出し時に行われるテストは、ＬＳＩ
テスターのスピードの制約から、低速論理テストを行う
にとどまっている。このため高速動作の仕様を満足しな
い集積回路が市場に出回り、例えば集積回路を装置に組
み込んだ後に高速動作を行わないことが判明するといっ
た事態が発生する。この事態を避けるために、高価なＬ
ＳＩテスターを導入すれは良いが、今後ますます高速化
すると考えられる集積回路のスピードとＬＳＩテスター
の動作スピードの追いかけっことなり、本質的な解決と
ならない。

［問題点を解決するための手段］ 本発明は、上記問題点を解決するゲートアレイ集積回路
である。ウェハ上に所定の論理を実現するゲートアレイ
集積回路（以下、主集積回路と略す）と、主集積回路の
周辺に主集積回路への入出力機能を持たせるゲートアレ
イ集積回路（以下、補集積回路と略す）を配置する。主
集積回路は、第２図に示されるような通常のゲートアレ
イ集積回路と考えてよく、補集積回路も同様のゲートア
レイ集積回路であるが、主集積回路への高速入出力を低
速ＬＳＩテスターからの入出力信号から発生する速度変
換器の機能を持つ。主集積回路の所定論理を構成する配
線工程で、補集積回路の速度変換器の構築と、主集積回
路と補集積回路の入出力回路同士の接続を必要に応じて
行う。これにより、既存の低速ＬＳＩテスターにより、
高速ゲートアレイ集積回路の高速動作試験が可能となる
。

ウェハからＬＳＩへ切り出した後は、主集積回路のみを
ＬＳＩケースにマウントして、所定の高速動作を行う集
積回路とする。

［実施例コ 次に、本発明について図面を参照して説明する。

第１図は本発用の一実施例である。図中、１は所定の論
理を構成するゲートアレイ集積回路（主集積回路）であ
り、２は基本セルアレイ、３は入出力回路、４は主集積
回路への入出力用の高速信号をＬＳＩテスターからの低
速入出力信号から発生させる入出力用ゲートアレイ集積
回路（補集積回路）であり、５はＬＳＩ切り出し時のカ
ット線である。主集積回路１に所定の論理を構成する配
線工程で、補集積回路４の速度変換器の論理の構成と、
主集積回路１内の入出力回路３と補集積回路４内の入出
力回路３の配線を行う。これにより、ＬＳＩテスターに
よる高速論理試験は、ｉ足集積回路４内の入出力回路３
から補集積回路４を介し・て行うことができる。もちろ
ん、その池の試、験項目、例えは直流試験などは、主集
積回路１内の入出力回路３から行うことができる。また
、カット線５によりチップ切り出しを行った後は、主集
積回路１のみをＬＳＩケースにマウントして、所定の集
積回路とする。

城集積回路４には、速度変換器の機能を実現する。主集
積回路１への入力に対しては、パラレル／シリアル変換
器を、出力に対してはシリアル／パラレル変換器を各高
速入出力端子に対して一回路ずつ構成する。第３図に主
集積回路１０入力用パラレル／シリアル変換器の一例を
示す。図中、２１はマルチプレクサ、２２はカウンタ、
２３はクロック変換回路、２４〜２７は入力パラレルデ
ータ、２８はカウンタ２２の出力信号でマルチプレクサ
２１の選択信号となる。２９はマルチプレクサ２１の出
力で主集積回路の人力信号となる。

３０はクロック変換回路２３の出力で、クロック３１．
３２より１乍られる。ここでは、ＬＳＩテスターの動作
速度の１１培の高速試験用の回路を示している。ＬＳＩ
テスターからの入力は２４〜２７及びクロック３１．３
２である。

第４図にクロック変換回路２：３の一例を示す。

図中３０．３１．３２は第３図中の１言号′Ｃあり、３
３．３４は固定遅延回路、３５．３６は固定遅延回路３
３．３４の出力、３７．３８はイクスクルーシブ・オア
回路、３９．４０はイクスクルーシブ・オア３７，３８
の出力、４１はオア回路である。第３図、第４図の回路
の動作を第５図のタイムチャートを便りで説明する。Ｌ
ＳＩテスターからの信号２４〜２７とクロック３］、３
２が補集積回路４内の入出力回路３から入力する。ここ
て、クロック３２はクロック３１から１／４分遅れてい
る。第４図の固定遅延回路３３．；３４のため信号３５
．３８は、クロック３１．３２から固定遅延回路れてい
る。イクスクルーシブ・オア回路３７．３８の出力３９
．４０は図のようになり、高速クロック３０か得られる
。ここで図中の矢印は、ＬＳＩテスターにより゛タイミ
ングが決まることを示す。高速クロック３０は、図より
明らかなように、クロックの立ち上かりタイミングはＬ
　ＳＩテスターにより与えられ、一定周期のクロックを
得ることができる。この様にしてＬＳＩテスク−の動作
スピードの４培の人力２９を主集積回路１に人力できる
。

なお、主集積回路１の出力については、同（う）にシリ
アル／パラレル変換器を補集積回路４！こ構成すること
により、ＬＳＪテスターから読出すことができる。

［発明の効果］ この様に、本発明のゲートアレイ集積回路を使えは、既
存のＬＳＩテスターにより高速論理動作の試験を行うこ
とが可能となる。これにより、高速動作の使用を満足し
ないＳ積回路が市場に出回ることを防ぐことができる。

【図面の簡単な説明】

第１図は本発明の一実施例を示す平面図、第２図は１に
来例を示す平面図、第３図は本発明のゲートアレイ集積
回路の一部である入出力用ゲートアレイ集積回路の内部
に実現する回路の回路図、第４図は第３図の一部である
クロック逓倍器の一例を示す回路図、第５図はタイムチ
ャートである。 １・・・・・・・・所定の論理を構成するゲートアレイ
集積回路、 ２・・・・・・・・基本セルアレイ、 ３・・・・・・・・入出力回路、 ４・・・・・・・・１への入出力用ゲートアレイ集積回
路、 ５・・・・・・・・切り出し時のカット線、１１・・・
・・・・従来のゲートアレイ集積回路、１２・・・・・
・・基本セルアレイ、 １３・・・・・・・入出力回路、 ２１・・・・・・・マルチプレクサ、 ２２・・・・・・・カウンタ、 ２３　・　・　・ ３３．３４ ３７、　３８ ４１　・　・　・ ・クロック逓倍器、 ・固定遅延回路、 ・イクスクルーシブ・オア回路。 ・オア回路。

Claims (1)

【特許請求の範囲】
1. チップ上に未配線のトランジスタをアレイ状に配置し、
   所定の論理を配線工程だけにより実現するゲートアレイ
   集積回路において、ウェハ上に所定の論理を実現するゲ
   ートアレイ集積回路チップと、前記所定の回路を実現す
   るゲートアレイ集積回路チップの周辺に前記所定の論理
   を実現するゲートアレイ集積回路への入出力用のゲート
   アレイ集積回路チップを配置し、該入出力用のゲートア
   レイ集積回路は、クロック逓倍器、パラレル／シリアル
   変換器、シリアル／パラレル変換器を必要に応じて構成
   することができるゲートアレイ集積回路であり、該所定
   の論理を構成するゲートアレイ集積回路の入出力回路と
   該入出力用のゲートアレイ集積回路の入出力回路を必要
   に応じて配線工程により接続できるゲートアレイ集積回
   路であって、ウェハ上で該所定の論理を構成するゲート
   アレイ集積回路への入出力は、該入出力用のゲートアレ
   イ集積回路を介して行うことかてきるゲートアレイ集積
   回路。