JPH06508480A - マスクによってプログラム可能なゲートアレイ用の基本セル構造 - Google Patents

マスクによってプログラム可能なゲートアレイ用の基本セル構造

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JPH06508480A
JPH06508480A JP5501049A JP50104993A JPH06508480A JP H06508480 A JPH06508480 A JP H06508480A JP 5501049 A JP5501049 A JP 5501049A JP 50104993 A JP50104993 A JP 50104993A JP H06508480 A JPH06508480 A JP H06508480A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 マスクによってプログラム可能なゲートアレイ用の基本セル構造 ｌＬＬ１ ２出願は、米国特許第５，０５５，７１６号“Ｂａ５ｆｃ　Ｃｅ１ｌ　ｆｏｒ　 ＢｉＣＭＯ８Ｇａｔｅ　Ａｒｒａｙ、“とじて発行された、Ａｂｂａｓ　ＥＩ　 Ｇａｍａｌによる米国特許出願第０７１５２４，１８３号に関連するものであり 、この米国特許出願明細書は、ここで言及したことにより本出願の一部とされた い。
の 本発明は、集積回路に関し、特にプログラム可能なゲートアレイを含む特定用途 向は集積回路に関する。
匡釆互肢歪 １００万個以上のトランジスタを含むことのあるプログラム可能なゲートアレイ は、経済的な特定用途向は集積回路（ＡＳＩＣ）を形成するために用いられる。
プログラム可能なゲートアレイは、金属マスクによってプログラム可能、電気的 にプログラム可能、またはレーザによってプログラム可能である。マスクによっ てプログラム可能なゲートアレイでは、接続されていないゲートアレイを含むシ リコン基板をマスクスライスまたはマスクイメージと呼ぶ。
マスクスライスをカスタム化することを望む利用者は、公知のソフトウェアプロ グラムと、ゲートアレイ内のトランジスタを選択的に接続するためのマクロセル ライブラリに含まれた予め決められた論理回路構造とを用いて、ＡＳＩＣを提供 する。
ある形式の金属マスクによってプログラム可能なゲートアレイでは、セルのアレ イが、１枚のチップ上に形成され、各セルは複数の接続されていない構成要素か らなる。典型的な構成では、各セルには多種類の構成要素が存在して、マクロセ ルの設計者が各セル内でまたはセルの組合せを用いて種々の論理回路を形成する ことを可能とする。理想的には、各マクロセルが最適な数及び種類の構成要素を 含むことによって、設計者が、接続用配線の長さを最短にして、最小のシリコン 領域を使用し、各マクロセルの高い性能を獲得するためのその他の技術を用いて 、他種類のマクロセルを構成できることが望まれる。
Ｎチャネル及びＰチャネルＭＯＳＦＥＴが電源端子とグランドとの間に直列接続 されたＣＭＯＳトランジスタの消費電力が小さいために、プログラム可能なゲー トアレイ構造では、ＣＭＯＳトランジスタがセルの構成要素を含む。
これらのＣＭＯＳｌ−ランジスタのゲートはコモンに接続されているので、一方 のトランジスタがオフのときもう一方のトランジスタがオンとなり、電源端子と グランドとの間の低インピーダンスパスが形成されることを防止する。これらの ＣＭＯＳトランジスタは、多種類のマクロセルを形成するためのビルディングブ ロック（ｂｕｉｌｄｉｎｇｂｌｏｃｋ）として用いられる。
第１図に示された従来のＣＭＯＳゲートアレイセルは、じ寸法のＰチャネルトラ ンジスタ４とを含む。そのようなセルは、Ｄフリップフロップ及びＳＲＡＭセル のようなメモリ素子を実施するためには効果的ではなく、その出力駆動能力は非 常に限られたものである。そのような従来技術のセルで用いられるトランジスタ の寸法は、例えば１個または２個の低いファンアウトを駆動するためには必要以 上に大きく、例えば５個以上の高いファンアウトを駆動するためには不十分であ る。低いファンアウトを駆動するために必要以上に大きなトランジスタの寸法を 採用した結果、論理マクロセルのかなり大きい入力キャパシタンスによって、動 作時のマクロセルの消費電力が必要以上に大きくなり、更にクロー／クネット（ ｃｌｏｃｋ　ｎｅｔｓ）のローディングが必要以上に大きくなる。
典型的なトランジスタは、５個を超えるファンアウトを適切に駆動するためには 、あまりにも小型なので、２個以上のマクロセルが並列接続されるか、または個 別のバッファが構造内に導入されなければならない。このような大型のマクロセ ルは、シリコン領域の無効な利用を増加させ、接続ラインの長さを増加させる。
更に、従来技術では、ＳＲＡＭセルを実施する能力を改良するために、２つの異 なる寸法のＮチャネルトランジス夕と共にＣＭＯＳゲートアレイセルが用いられ ている。小型のＮチャネルトランジスタは、大型のＮチャネルトランジスタの約 ３分の１以下の寸法を有する。これらの従来技術のセルは、種々の論理関数を実 施するために小型のＰチャネルトランジスタをも組み入れている。しかし、その ようなセルでは、大型のトランジスタは依然として低いファンアウトを駆動する ためには必要以上に大きく、高いファンアウトを駆動するためには不十分であり 、一方小型のトランジスタは、はぼ全てのファンアウトを駆動するためには不十 分である。このような従来技術の素子が高いファンアウトを駆動するためには、 ２個以上のマクロセルが並列接続されるか、または個別のバッファが導入されな ければならない。
従来技術では、ＳＲＡＭで用いられる小型のトランジスタは、Ｄフリップフロッ プのような論理マクロセルを実施するためには使用されないので、これらの論理 マクロセルはシリコン領域を未使用のまま残していた。更に、マクロセルの入力 キャパシタンスは、必要以上に大きいものである。
魚朋Ｊ１」要 全面素子敷き詰め型ゲートアレイなどの金属マスクによってプログラム可能なゲ ートアレイに用いるための非常に効率的なＣＭＯＳセル構造が開示される。本発 明のある実施例に基づけば、基本セル内では、３種類以上の寸法のＮチャネルト ランジスタと、３種類以上の寸法のＰチャネルトランジスタとが用いられている 。大型のトランジスタは、セルの駆動部分に組み入れられ、小型のトランジスタ は、セルの計算部分に組み入れられている。大型のトランジスタは高いファンア ウトを駆動するために使用されるばかりでな（、論理関数を実施するためにも使 用され、一方小型のトランジスタは、ＳＲＡＭセル、論理関数、及び低いファン アウトを駆動するために使用される。
計算及び駆動部分の特定のトランジスタと、計算及び駆動部分のトランジスタの 構成によって、実際のシリコン領域が非常に効率良く使用され、必要な多種類の マクロセルを形成することが可能になる。
の　な−日 第１図は、従来技術のセルを表す図である。
第２図は、マスクによってプログラム可能な全面素子敷き詰め型ゲート構造の好 適な実施例のセル用の基本セル構造を表す図である。
第３ａ図及び第３ｂ図は、第２図のセルの１つの計算部分を用いて構成されたＳ ＲＡＭを例示した図である。
第４図乃至第７図は、第２図及び第８図に示されたセル構造及びアレイの配置に よって実施される種々の論理回路またはマクロセルを表す図である。
第８ａ図及び第８ｂ図は、マスクによってプログラム可能な全面素子敷き詰め型 ゲート構造の計算及び駆動部分のタイリングの一例を示す図である。
第９図は、第２図の基本セル構造の１つの計算部分の好適な配置を表す図である 。
第１０ａ図乃至第１０ｃ図は、本発明の計算部分と共に使用される駆動部分を例 示する図である。
第１１図は、本発明に基づく基本セルを例示する図である。
第１２図は、ゲートアレイを組み入れたＡＳＩＣ素子を例示する図である。
な　の−な−日 本発明の好適な実施例が第２図に例示されており、１つのマスクによってプログ ラム可能なゲートアレイセルが、１個以上の計算部分６．８及び１０を含み、１ つの駆動部分１２を含むかまたは他のセルと１つの駆動部分を共有する。第２図 に示されたマスクによってプログラム可能なゲートアレイセルは、３種類の寸法 のＮチャネルトランジスタと、３種類の寸法のＰチャネルトランジスタとを有す る。
大型のＮチャネルトランジスタ１４及び１５と、大型のＰチャネルトランジスタ １６及び１７が駆動部分１２に配置されており、計算部分６．８及び１０の任意 のトランジスタよりも広いチャネル幅を有する。中型のＰチャネルトランジスタ １８〜２３と、中型のＮチャネルトランジスタ２４〜２９は、大型のＰチャネル トランジスタ及びＮチャネルトランジスタ１４〜１７の約１／２のチャネル幅を 有する。小型のＮチャネルトランジスタ３０〜３５は、中型のＰチャネルトラン ジスタ及びＮチャネルトランジスタ１８〜２９の約１／２〜１／３の寸法を有し 、小型のＰチャネルトランジスタ３６〜４１は、小型のＮチャネルトランジスタ ３０〜３５よりも狭い寸法を有する。好適な実施例で用いられたチャネル幅とチ ャネル長の比（Ｗ／　Ｌ　）が第２図に例示されている。各計算部分６．８及び １０は、等しいことが好ましい。
第２に示された好適な実施例は、３個の計算部分６．８及び１０と、１個の駆動 部分１２とを有するが、任意の個数の計算部分と駆動部分が互いに隣接して配置 されて１つのセルが形成される。１つの計算部分６．８またはｌＯは、２個の中 型のＮチャネルトランジスタ（例えば２４及び２５）と、２個の小型のＮチャネ ルトランジスタ（例えば３０及び３１）と、２個の中型のＰチャネルトランジス タ（例えば１８及び１９）と、２個の小型のＰチャネルトランジスタ（例えば３ ６及び３７）とを有する。
２つの計算部分の小型及び中型のトランジスタは、第３ａ図にその一方が図示さ れた２つの６個のトランジスタからなるＳＲＡＭセルを実施するために用いられ る。第３ａ図では、小型のＰチャネルトランジスタ３６及び３７が、プルアップ 用トランジスタとしてＣＭＯＳインバータ５０及び５２で用いられ、一方小型の Ｎチャネルトランジスタ２４及び２５が、プルダウン用トランジスタとしてイン バ−タ５０及び５２で用いられている。これはＣＭＯＳインバータ５０または５ ２を表す第３ｂ図に例示されている。
小型のＮチャネルトランジスタ３０及び３１は、パストランジスタとして第３ａ 図のＳＲＡＭで用いられている。
第４図のＤフリップフロップは、３個の計算部分を有する第２図の完全なセルを 用いることによって構成される。
各インバータは、中型のＰチャネルトランジスタ（または小型のＰチャネルトラ ンジスタと並列接続された中型のトランジスタ）及び中型のＮチャネルトランジ スタを用いることによって形成される。第４図に示されている他のトランジスタ は、その相対的な寸法で描かれている。
低いファンアウト（例えば１個または２個）を駆動するためのマクロセルは、第 ５図のＮＡＮＤゲートのように、１つの計算部分の中型及び小型のトランジスタ のみを用いて実施される。第５図では、直接接続されたＮチャネルトランジスタ ６０及び６２は中型のトランジスタである。小型及び中型のＰチャネルトランジ スタ６４及び６６は、駆動能力を追加するために並列に接続されている。
中程度のファンアウト（例えば３個から５個）を駆動するためのマクロセルは、 第６図の４人力ＮＡＮＤゲート内に例示された大型のＮ及びＰチャネルトランジ スタ７０及び７２のような、論理素子として駆動部分に存在する大型のＮ及びＰ チャネルトランジスタを更に用いる。
大きいファンアウト（例えば５個以上）を駆動するためには、２個以上の駆動部 分のトランジスタが、第７図に示される大型のトランジスタ７４〜７７のように 並列に接続されている。
セルの各計算部分に含まれる特定の素子によって、実際のシリコン領域を非常に 効率よく使用することができる。
論理マクロセルを実施するために、小型及び中型のトランジスタを用いることに よって達成されたシリコン領域の節約に加えて、それらのトランジスタを使用す ることによって、従来のゲートアレイに比較して、マクロセルの入力の容量性負 荷を減少することができる。これは、動作時の電力消費の減少と、クロックネッ トのローディングのためにとりわけ有益である。
セルの各計算部分の素子間のポリシリコン及び拡散による接続は、マクロセルを 形成するために１個または複数のセルのトランジスタ間でのラウティングを可能 とするように選択される。計算部分のトランジスタの寸法は、従来のゲートアレ イのセルのトランジスタの寸法より非常に小さく、セル内のトランジスタ間の接 続がより困難となるので、この選択は重要である。
１つのセルの駆動部分の個数に対する計算部分の個数は、利用可能なゲートの密 度（即ち単位面積当たりのゲートの数）を最適にするように選択されなければな らない。駆動部分に対する計算部分の比が低い場合、駆動能力が高いという利点 があるが、しかし多くのマクロセルがＤフリップフロップとして実施される場合 や、ＳＲＡＭセルのような低い駆動能力が要求されるマクロセルとして用いられ る場合には、利用されないシリコン領域が多くなる。一方、駆動部分に対する計 算部分の比が高い場合、低い駆動能力のマクロセルやＤフリップフロップを実施 する場合には効率はよいが、小型のマクロセル（即ち２人カゲートを備えたマク ロセル）及び高い駆動能力のマクロセルを実施する場合には効率が悪いものとな る。セルの計算部分と駆動部分との最適な比率は、マクロセルが用いられる目的 とする設計の統計及び論理マツピングによって決定される。
実験的なアプローチを用いることによって、第２図に示すような１個の駆動部分 に対する３個の計算部分という比率が、最適なシリコン領域の利用を達成するこ とが決定された。しかし、マクロセルの利用される目的とする設計の統計が変化 した場合には、最適な比率は変化する。実際１つのマスクイメージ内で複数の比 率を用いることは有益である。これは第８ａ図及び第８ｂ図に例示されており、 第８ａ図には、１個の駆動部分（即ち８３）に関連付けられた３個の計算部分（ 即ち８０．８１及び８２）を有する均一なマスクイメージが示されており、第８ ｂ図には、１個の駆動部分（即ち９０または９１）に関連付けられた４個の計算 部分（即ち８４〜８７）または２個の計算部分（即ち８０及び８９）を備えた不 均一なマスクイメージが示されている。
第２図に示された各計算部分の好適な配置が第９図に示されている。第９図では 、トランジスタは、第２図の計算部分６のトランジスタと対応するように符号が 付されている。第９図から分かるように、１つのポリシリコンゲート１００がト ランジスタ１８．３６及び２４を制御するために用いられ、１つのポリシリコン ゲート１０２がトランジスタ１９．３７及び２５を制御するために用いられてい る。
個別のゲート１０４及び１０６がＮチャネルトランジスタ３０及び３１を制御し 、これらのトランジスタが、第３図のＳＲＡＭで用いられているパストランジス タ３０及び３１のように独立して動作する。種々のトランジスタのＮ型及びＰ型 のソース／ドレイン拡散が、第９図の斜線の部分として示されている。図示され たように、中型及び小型のＰチャネルトランジスタの中心の拡散は、拡散によっ て形成されたＰ型の接続部分１１０によって共通に形成されている。
第９図の構造は、公知の従来技術を用いることによって形成される。
第２図の駆動部分１２の大型のＰチャネルトランジスタを、ＮＰＮバイポーラト ランジスタに置き換えることによって、ＢｉＮＭＯ５型ドライバがマクロセルの 出力に加えられ、性能が大きく改善される。
１つのＢ１ＣＭＯＳバッファを実施するために２個のＮＰＮバイポーラ素子を含 む駆動部または、相補的ＢｉＣＭＯＳバッファを実施するべく１個のＮＰＮバイ ポーラトランジスタと１個のＰＮＰバイポーラトランジスタとを含む駆動部分が 、開示された計算部分と共に用いられても良い。
第１０ａ図乃至第１０ｃ図は、本発明のセルで用いられる駆動部分の３つの例を 示している。
これまで説明された基本セルが第１１図に示されており、この基本セルは、小型 及び中型のトランジスタを含む１個または複数の計算部分と、大型のＭＯＳＦＥ Ｔ及びまたはバイポーラトランジスタを含む１個または複数の駆動部分から形成 される。第１１図のセルの駆動部分が削除れされ、より大きな負荷を駆動するた めに、計算部分のトランジスタがより大型に形成されたならば、その結果、セル は非常に有益なものになる。
第１２図は、金属化されているかまたは金属化されていない、第２図、第８図及 び第１１図に示されたセルを有するアレイ１２４を備えたＡＳＩＣ１２０が示さ れている。
このＡＳＩＣでは、アレイ１２４の外側のチップの領域は、アレイ１２４に相互 作用を及ぼすように接続された他の回路が含まれている。ＡＳｒＣ１２０はまた 複数のアレイ１２４を含むこともできる。
本出願の明細書で説明された計算部分と、米国特許第５゜０５５．７１６号とし て発行された米国特許出願第０７１５２４．１８３号の明細書で説明された計算 部分との主な違いは、 １）各計算部分に小型のＰチャネルトランジスタが加えられたこと、２）中型の Ｐチャネルトランジスタが、小型のＮチャネルトランジスタよりも少ない電流処 理能力を有する必要がなくなったこと、３）各計算部分の寸法が減少されたこと 、４）細かい部分がポリシリコン及び拡散によって予め接続されたことである。
本発明の特定の実施例が例示されがっ説明されたが、種々の変型及び変更が、本 発明の技術的視点を逸脱することなしに、より広い形態内で実施することが可能 であり、従って添付の請求項が本発明の技術的視点をカバーし、また上述された 変型及び変更が本発明の真髄及び技術的視点内で実施可能なことは当業者には明 らがである。
駆動部分　、駆動部分　駆動５分 基本セルの構造 補正書の翻訳文提出書 （特許法第１８４条の７第１項） （至） 平成５年１２月１３日

Claims (20)

    【特許請求の範囲】
  1. １．マスクによってプログラム可能なゲートアレイ内で用いるための基本セルで あって、 ３種類以上の寸法のＮチャネルトランジスタと、３種類以上の寸法のＰチャネル トランジスタとを有し、前記寸法がチャネル幅に対応することを特徴とする基本 セル。
  2. ２．前記３種類の寸法のＮチャネルトランジスタが、１個または複数の小型の寸 法のＮチャネルトランジスタと、１個または複数の中型の寸法のＮチャネルトラ ンジスタと、１個または複数の大型の寸法のＮチャネルトランジスタとを含み、 前記３種類の寸法のＰチャネルトランジスタが、１個または複数の小型の寸法の Ｐチャネルトランジスタと、１個または複数の中型の寸法のＰチャネルトランジ スタと、１個または複数の大型の寸法のＰチャネルトランジスタとを含み、 前記中型の寸法のＮチャネルトランジスタ及びＰチャネルトランジスタが各々、 前記小型の寸法のＮチャネルトランジスタ及びＰチャネルトランジスタの少なく とも２倍の寸法を有し、 前記大型の寸法のＮチャネルトランジスタ及びＰチャネルトランジスタが各々、 前記中型の寸法のＮチャネルトランジスタ及びＰチャネルトランジスタよりも大 きいことを特徴とする請求項１に記載の基本セル。
  3. ３．マスクによってプログラム可能なゲートアレイ内に用いるための基本セルで あって、 １個または複数の略四角形の計算部分と、１個または複数の駆動部分とを有し、 前記１個または複数の駆動部分が、前記１個または複数の計算部分の任意のＭＯ Ｓトランジスタよりも概ね大きいＭＯＳトランジスタを有することを特徴とする 基本セル。
  4. ４．マスクによってプログラム可能なゲートアレイ内で用いるための基本セルで あって、 １個または複数の略四角形の計算部分と、１個または複数の駆動部分とを有し、 前記１個または複数の駆動部分が、前記１個または複数の計算部分のトランジス タとは異なる１個または複数のトランジスタを有し、 前記計算部分が、１個または複数の小型の寸法のＮチャネルトランジスタと、１ 個または複数の中型の寸法のＮチャネルトランジスタと、１個または複数の小型 の寸法のＰチャネルトランジスタと、１個または複数の中型の寸法のＰチャネル トランジスタとを有し、 前記小型の寸法のＮチャネルトランジスタ及びＰチャネルトランジスタが各々、 前記中型の寸法のＮチャネルトランジスタ及びＰチャネルトランジスタよりも狭 いチャネル幅を有することを特徴とする基本セル。
  5. ５．前記小型の寸法のＮチャネルトランジスタ及びＰチャネルトランジスタの前 記チャネル幅が各々、前記中型の寸法のＮチャネルトランジスタ及びＰチャネル トランジスタの前記チャネル幅の約１／２以下であることを特徴とする請求項４ に記載の基本セル。
  6. ６．マスクによってプログラム可能なゲートアレイ内で用いるための基本セルで あって、 前記セルが１個または複数の計算部分を有し、前記計算部分が、１個または複数 の小型の寸法のＰチャネルトランジスタと、１個または複数の中型の寸法のＰチ ャネルトランジスタと、１個または複数の小型の寸法のＮチャネルトランジスタ と、１個または複数の中型の寸法のＮチャネルトランジスタとを有し、 前記中型の寸法のＮチャネルトランジスタが、前記小型の寸法のＰチャネルトラ ンジスタの前記チャネル幅の少なくとも約２倍のチャネル幅を有し、 前記中型の寸法のＮチャネルトランジスタが、前記小型の寸法のＮチャネルトラ ンジスタの前記チャネル幅の少なくとも約２倍のチャネル幅を有し、 前記小型の寸法のＰチャネルトランジスタが、前記小型の寸法のＮチャネルトラ ンジスタよりも狭いチャネル幅を有し、 前記小型の寸法のＰチャネルトランジスタの１つのゲートと、前記中型の寸法の Ｐチャネルトランジスタの１つのゲートと、前記中型の寸法のＮチャネルトラン ジスタの１つのゲートとが、ポリシリコンによって共通に接続され、前記小型の 寸法のＮチャネルトランジスタのゲートが、前記小型及び中型の寸法のＰチャネ ルトランジスタのゲートと、前記中型の寸法のＮチャネルトランジスタのゲート から分離されていることを特徴とする基本セル。
  7. ７．前記１個または複数の小型の寸法のＰチャネルトランジスタのソース領域と 、前記１個または複数の中型の寸法のＰチャネルトランジスタのソース領域とが 、Ｎ型拡散によって接続されていることを特徴とする請求項６に記載の基本セル 。
  8. ８．前記１個または複数の計算部分のトランジスタとは異なる１個または複数の トランジスタを備えた、１個または複数の駆動部分を更に有することを特徴とす る請求項６に記載の基本セル。
  9. ９．セルのアレイを備えたＡＳＩＣであって、前記各セルが、３種類以上の寸法 のＮチャネルトランジスタと、３種類以上の寸法のＰチャネルトランジスタとを 有し、 前記寸法がチャネル幅に対応することを特徴とするＡＳＩＣ。
  10. １０．セルのアレイを備えたＡＳＩＣであって、前記各セルが、１個または複数 の略四角形の計算部分と、１個または複数の駆動部分とを有し、 前記１個または複数の駆動部分が、前記１個または複数の計算部分のトランジス タとは異なる１個または複数のトランジスタを有し、 前記各計算部分が、１個または複数の小型の寸法のＮチャネルトランジスタと、 １個または複数の中型の寸法のＮチャネルトランジスタと、１個または複数の小 型の寸法のＰチャネルトランジスタと、１個または複数の中型の寸法のＰチャネ ルトランジスタとを有し、 前記小型の寸法のＮチャネルトランジスタ及びＰチャネルトランジスタが各々、 前記中型の寸法のＮチャネルトランジスタ及びＰチャネルトランジスタよりも狭 いチャネル幅を有することを特徴とするＡＳＩＣ。
  11. １１．セルのアレイを備えたＡＳＩＣであって、前記各セルが、１個または複数 の計算部分を有し、前記計算部分が、１個または複数の小型の寸法のＰチャネル トランジスタと、１個または複数の中型の寸法のＰチャネルトランジスタと、１ 個または複数の小型の寸法のＮチャネルトランジスタと、１個または複数の中型 の寸法のＮチャネルトランジスタとを有し、 前記中型の寸法のＰチャネルトランジスタが、前記小型の寸法のＰチャネルトラ ンジスタの前記チャネル幅の少なくとも約２倍のチャネル幅を有し、 前記中型の寸法のＮチャネルトランジスタが、前記小型の寸法のＮチャネルトラ ンジスタの前記チャネル幅の少なくとも約２倍のチャネル幅を有し、 前記小型の寸法のＰチャネルトランジスタが、前記小型の寸法のＮチャネルトラ ンジスタよりも狭いチャネル幅を有し、 前記小型の寸法のＰチャネルトランジスタの１個のゲートと、前記中型の寸法の Ｐチャネルトランジスタの１個のゲートと、前記中型の寸法のＮチャネルトラン ジスタの１個のゲートとが、ポリシリコンによって共通に接続され、前記小型の 寸法のＮチャネルトランジスタが、前記小型及び中型の寸法のＰチャネルトラン ジスタのゲートと、前記中型の寸法のＮチャネルトランジスタのゲートから分離 されていることを特徴とするＡＳＩＣ。
  12. １２．前記１個または複数の駆動部分が、１つのマクロセル内でプルアップ用ト ランジスタとして用いられる複数のトランジスタと、前記１つのマクロセル内で プルダウン用トランジスタとして用いられる複数のトランジスタとを有し、 前記複数のプルアップ用トランジスタ及び前記複数のプルダウン用トランジスタ が、多種類の出力駆動能力を備えた前記マクロセルを提供するべく、プログラム 可能に接続できることを特徴とする請求項３に記載の基本セル。
  13. １３．前記１個または複数の駆動部分が、１つのマクロセル内でプルアップ用ト ランジスタとして用いられる複数のトランジスタと、前記１つのマクロセル内で プルダウン用トランジスタとして用いられる複数のトランジスタとを有し、 前記複数のプルダウン用トランジスタが、多種類の出力駆動能力を備えた前記マ クロセルを提供するべく、プログラム可能に接続できることを特徴とする請求項 ３に記載の基本セル。
  14. １４．前記１個または複数の駆動部分が、１つのマクロセル内でプルアップ用ト ランジスタとして用いられる複数のトランジスタと、前記１つのマクロセル内で プルダウン用トランジスタとして用いられる複数のトランジスタとを有し、 前記複数のプルアップ用トランジスタが、多種類の出力駆動能力を備えた前記マ クロセルを提供するべく、プログラム可能に接続できることを特徴とする請求項 ３に記載の基本セル。
  15. １５．前記１個または複数の駆動部分が、１つのマクロセル内でプルアップ用ト ランジスタとして用いられる複数のトランジスタと、前記１つのマクロセル内で プルダウン用トランジスタとして用いられる複数のトランジスタとを有し、 前記複数のプルアップ用トランジスタ及び前記複数のプルダウン用トランジスタ が、多種類の出力駆動能力を備えた前記マクロセルを提供するべく、プログラム 可能に接続できることを特徴とする請求項４に記載の基本セル。
  16. １６．前記１個または複数の駆動部分が、１つのマクロセル内でプルアップ用ト ランジスタとして用いられる複数のトランジスタと、前記１つのマクロセル内で プルダウン用トランジスタとして用いられる複数のトランジスタとを有し、 前記複数のプルダウン用トランジスタが、多種類の出力駆動能力を備えた前記マ クロセルを提供するべく、プログラム可能に接続できることを特徴とする請求項 ４に記載の基本セル。
  17. １７．前記１個または複数の駆動部分が、１つのマクロセル内でプルアップ用ト ランジスタとして用いられる複数のトランジスタと、前記１つのマクロセル内で プルダウン用トランジスタとして用いられる複数のトランジスタとを有し、 前記複数のプルアップ用トランジスタが、多種類の出力駆動能力を備えた前記マ クロセルを提供するべく、プログラム可能に接続できることを特徴とする請求項 ４に記載の基本セル。
  18. １８．前記１個または複数の駆動部分が、１つのマクロセル内でプルアップ用ト ランジスタとして用いられる複数のトランジスタと、前記１つのマクロセル内で プルダウン用トランジスタとして用いられる複数のトランジスタとを有し、 前記複数のプルアップ用トランジスタ及び前記複数のプルダウン用トランジスタ が、多種類の出力駆動能力を備えた前記マクロセルを提供するべく、プログラム 可能に接続できることを特徴とする請求項１０に記載の基本セル。
  19. １９．前記１個または複数の駆動部分が、１つのマクロセル内でプルアップ用ト ランジスタとして用いられる複数のトランジスタと、前記１つのマクロセル内で プルダウン用トランジスタとして用いられる複数のトランジスタとを有し、 前記複数のプルダウン用トランジスタが、多種類の出力駆動能力を備えた前記マ クロセルを提供するべく、プログラム可能に接続できることを特徴とする請求項 １０に記載の基本セル。
  20. ２０．前記１個または複数の駆動部分が、１つのマクロセル内でプルアップ用ト ランジスタとして用いられる複数のトランジスタと、前記１つのマクロセル内で プルダウン用トランジスタとして用いられる複数のトランジスタとを有し、 前記複数のプルアップ用トランジスタが、多種類の出力駆動能力を備えた前記マ クロセルを提供するべく、プログラム可能に接続できることを特徴とする請求項 １０に記載の基本セル。
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